JPH03184334A - 多段リセスゲートｆｅｔの製造方法 - Google Patents
多段リセスゲートｆｅｔの製造方法Info
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- JPH03184334A JPH03184334A JP32363689A JP32363689A JPH03184334A JP H03184334 A JPH03184334 A JP H03184334A JP 32363689 A JP32363689 A JP 32363689A JP 32363689 A JP32363689 A JP 32363689A JP H03184334 A JPH03184334 A JP H03184334A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多段リセスゲートＦＥＴの製造方法に関す
るものである。
るものである。
第２図（ａ）〜（Ｏは従来の多段リセス型ＦＥＴを２段
リセス、ＧａＡｓＦＥＴを例にとって示したものである
。
リセス、ＧａＡｓＦＥＴを例にとって示したものである
。
図中、１は半絶縁性ＧａＡｓ基板、２はＧａＡｓ能動層
、３はソース・ドレインオーミック電極、４ａ、４ｂは
レジスト、５ａ、５ｂはそれぞれ１段目リセス、２段目
リセス、６はゲート電極メタルである。
、３はソース・ドレインオーミック電極、４ａ、４ｂは
レジスト、５ａ、５ｂはそれぞれ１段目リセス、２段目
リセス、６はゲート電極メタルである。
次にその製造方法について説明する。
第２図（ａ）に示すように、表面に能動層２を有する半
絶縁性ＧａＡｓ基板１上にソース・ドレインオーミック
電極３を形成した後、該オーミック電極３間に開口部を
持つ第一リセスエッチング用のレジストパターン４ａを
形成する。このレジストパターン４ａをマスクとしてＧ
ａＡｓ能動層２を、例えばＲＩＥ（リアクティブイオン
エツチング）法を用いてＣＣ１ｔ Ｆｔ ／Ｈｅ混合ガ
ス等のエッチャントでエツチングして第２図（ｂ）のよ
うな構造が得られる。引き続いて、レジスト４ａを除去
すると第２図（Ｃ）のようになり、１段のリセス構造が
得られる。
絶縁性ＧａＡｓ基板１上にソース・ドレインオーミック
電極３を形成した後、該オーミック電極３間に開口部を
持つ第一リセスエッチング用のレジストパターン４ａを
形成する。このレジストパターン４ａをマスクとしてＧ
ａＡｓ能動層２を、例えばＲＩＥ（リアクティブイオン
エツチング）法を用いてＣＣ１ｔ Ｆｔ ／Ｈｅ混合ガ
ス等のエッチャントでエツチングして第２図（ｂ）のよ
うな構造が得られる。引き続いて、レジスト４ａを除去
すると第２図（Ｃ）のようになり、１段のリセス構造が
得られる。
次に２段目のリセスエッチング用のレジストパターン４
ｂを１段目リセス５ａの内部に開口部をもつように形成
する（第２図＠）、引き続き、ＧａＡｓのエツチングを
第２図（ｂ）と同様に行うことにより、第２図（ｅ）に
示すような、例えば５０００人深さのリセス構造を得る
。
ｂを１段目リセス５ａの内部に開口部をもつように形成
する（第２図＠）、引き続き、ＧａＡｓのエツチングを
第２図（ｂ）と同様に行うことにより、第２図（ｅ）に
示すような、例えば５０００人深さのリセス構造を得る
。
次に第２図（ｆ）に示すようにウェハ全面にゲート電極
金属６を、例えば真空蒸着法で、Ｔ ｉ ／ Ｐ ｔ／
Ａ ｕを積層した後、適当なレジスト除去法、例えば
レジスト剥離液浸漬によりレジスト４ｂを除去すること
で不要メタルを除去することにより、第２図（ｇ）に示
すような２段リセス構造をもったＦＥＴが得られる。
金属６を、例えば真空蒸着法で、Ｔ ｉ ／ Ｐ ｔ／
Ａ ｕを積層した後、適当なレジスト除去法、例えば
レジスト剥離液浸漬によりレジスト４ｂを除去すること
で不要メタルを除去することにより、第２図（ｇ）に示
すような２段リセス構造をもったＦＥＴが得られる。
そし・てこのようなリセス構造とすることにより、通常
のＦＥＴに比ベキャリアの流れを円滑にすることができ
、ＦＥＴの電力効率η η−（ドレインから取り出されるマイクロ波電力−ゲー
トに入力されるマイクロ波電力）／（ドレインに印加さ
れる直流電圧×ドレイン側に流れる直流電流）を向上す
ることができる。
のＦＥＴに比ベキャリアの流れを円滑にすることができ
、ＦＥＴの電力効率η η−（ドレインから取り出されるマイクロ波電力−ゲー
トに入力されるマイクロ波電力）／（ドレインに印加さ
れる直流電圧×ドレイン側に流れる直流電流）を向上す
ることができる。
従来の２段リセスＦＥＴの製造は以上のように行われて
いたが、第２図（ｄ）において１段目リセス幅は２μｍ
以下であり、さらに微細化された、例えば１μｍ幅の２
段目リセスをこの中に正確にマスクアライメントするこ
とは非常に困難であった。
いたが、第２図（ｄ）において１段目リセス幅は２μｍ
以下であり、さらに微細化された、例えば１μｍ幅の２
段目リセスをこの中に正確にマスクアライメントするこ
とは非常に困難であった。
このため、１段目リセスの外側に２段目リセスが形成さ
れてしまう等、著しい製造歩留りの低下を招いていた。
れてしまう等、著しい製造歩留りの低下を招いていた。
この発明は上記のような問題点を解消するためになされ
たもので、２段リセス構造はもちろんのこと、キャリア
の流れをよりスムーズにし電力効率を一層向上すべく、
３段以上の多段リセス構造を構成する場合においても、
各リセス溝の形成を自己整合的に歩留り良く製造できる
多段リセスゲートＦＥＴの製造方法を得ることを目的と
する。
たもので、２段リセス構造はもちろんのこと、キャリア
の流れをよりスムーズにし電力効率を一層向上すべく、
３段以上の多段リセス構造を構成する場合においても、
各リセス溝の形成を自己整合的に歩留り良く製造できる
多段リセスゲートＦＥＴの製造方法を得ることを目的と
する。
この発明に係る多段リセスゲー）ＦＥＴの製造方法は、
２段目、３段目、４段目以降のリセスエッチングのマス
クとして、既存するエツチング溝側面に側壁アシストを
形成し、これをエツチングマスクとして使用することに
より自己整合的に複数のリセスエッチング溝を形成する
ようにしたものである。
２段目、３段目、４段目以降のリセスエッチングのマス
クとして、既存するエツチング溝側面に側壁アシストを
形成し、これをエツチングマスクとして使用することに
より自己整合的に複数のリセスエッチング溝を形成する
ようにしたものである。
〔作用］
この発明においては、エツチングマスク用側壁アシスト
の形成は既に形成されているリセス部側壁にＳｉＮ、５
ｉＯＮ、ＳｉＯ等の絶縁膜を繰り返し形成することによ
り、多段リセス構造を実現する。
の形成は既に形成されているリセス部側壁にＳｉＮ、５
ｉＯＮ、ＳｉＯ等の絶縁膜を繰り返し形成することによ
り、多段リセス構造を実現する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による多段リセスゲ−）ＦＥ
Ｔの製造方法の各工程を示し、第１図（ａ）〜（ｊ）に
おいて、１は半絶縁性ＧａＡｓ基板、２はＧａｐｓ能動
層、３はソース・ドレインオーミック電極、５ａ、５ｂ
、５ｄはそれぞれ１段目、２段目、４段目リセス、６は
ゲート電極メタル、７Ａ、７Ｂは側壁アシスト形成のた
めに全面積層した絶縁膜、７ａ、７ｂ、７ｃ、７ｄはそ
れぞれ１段目リセスエッチング用側壁アシスト、同２段
目。
Ｔの製造方法の各工程を示し、第１図（ａ）〜（ｊ）に
おいて、１は半絶縁性ＧａＡｓ基板、２はＧａｐｓ能動
層、３はソース・ドレインオーミック電極、５ａ、５ｂ
、５ｄはそれぞれ１段目、２段目、４段目リセス、６は
ゲート電極メタル、７Ａ、７Ｂは側壁アシスト形成のた
めに全面積層した絶縁膜、７ａ、７ｂ、７ｃ、７ｄはそ
れぞれ１段目リセスエッチング用側壁アシスト、同２段
目。
３段目、４段目リセスエッチング用側壁アシストである
。８はゲート電極形成のためのリフトオフ用レジストで
ある。
。８はゲート電極形成のためのリフトオフ用レジストで
ある。
次に製造方法について説明する。
第１図（ａ）はＧａＡｓ能動Ｎ２上にソース・ドレイン
オーミック電極３を形成した後、全面に絶縁膜７Ａ、例
えばＳｉＮ、５ｉＯＮ、ＳｉＯ膜をＰ−ＣＶＤ法等を用
いて積層したところを示す図である。この状態で、該絶
縁膜７Ａを異方性エツチング、例えばＲＩＥ（リアクテ
ィブイオンエツチング）法を用いてエツチング処理を行
うと第１図（ｂ）のように、オー５ツタ電極３の側壁に
側壁アシスト７ａが形成される。
オーミック電極３を形成した後、全面に絶縁膜７Ａ、例
えばＳｉＮ、５ｉＯＮ、ＳｉＯ膜をＰ−ＣＶＤ法等を用
いて積層したところを示す図である。この状態で、該絶
縁膜７Ａを異方性エツチング、例えばＲＩＥ（リアクテ
ィブイオンエツチング）法を用いてエツチング処理を行
うと第１図（ｂ）のように、オー５ツタ電極３の側壁に
側壁アシスト７ａが形成される。
次にこの側壁アシストをエツチングマスクとして露出し
たＧａＡｓ能動Ｎ２を適当なエツチング方法、例えばＨ
ｇＳＯ４とＨｔＯｔ水溶液との混合液による湿式エツチ
ングを行い、第１図（Ｃ）を得る。次に第１図（ｄ）に
示すように第１図（ａ）と同様、全面に絶縁膜７Ｂを形
成した後、第１図〜）のときと同様ＲＩＥ法などを用い
て側壁アシスト７ｂを形威する。引き続いて側壁アシス
ト７ａ、７ｂをエツチングマスクとして使用し、露出し
ているＧａＡｓ能動Ｎ２を上述と同様、湿式エツチング
法でエツチングすることにより２段目リセス部５ｂを得
る。そしてこれらの工程を繰り返すことにより、深さ５
０００人の多段リセス構造（第１図（８））を得る。
たＧａＡｓ能動Ｎ２を適当なエツチング方法、例えばＨ
ｇＳＯ４とＨｔＯｔ水溶液との混合液による湿式エツチ
ングを行い、第１図（Ｃ）を得る。次に第１図（ｄ）に
示すように第１図（ａ）と同様、全面に絶縁膜７Ｂを形
成した後、第１図〜）のときと同様ＲＩＥ法などを用い
て側壁アシスト７ｂを形威する。引き続いて側壁アシス
ト７ａ、７ｂをエツチングマスクとして使用し、露出し
ているＧａＡｓ能動Ｎ２を上述と同様、湿式エツチング
法でエツチングすることにより２段目リセス部５ｂを得
る。そしてこれらの工程を繰り返すことにより、深さ５
０００人の多段リセス構造（第１図（８））を得る。
次にゲート電極形成のためのレジストパターン８を第１
図（ロ）のように形威し、ゲート電極用金属６、例えば
Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕを真空蒸着法により全
面積層しく第１図（ｉ）Ｌ次にレジストを除去すること
で不要部の金属を除去する（第１図（ｊ））。
図（ロ）のように形威し、ゲート電極用金属６、例えば
Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕを真空蒸着法により全
面積層しく第１図（ｉ）Ｌ次にレジストを除去すること
で不要部の金属を除去する（第１図（ｊ））。
なお、上記実施例ではＧａＡｓＭＥＳＦＥＴを例にとり
示したが、基板はＧａＡｓである必要はなく、例えばＩ
ｎＰ、ＩｎＧａＡｓ、Ｓｉ等でもよい。
示したが、基板はＧａＡｓである必要はなく、例えばＩ
ｎＰ、ＩｎＧａＡｓ、Ｓｉ等でもよい。
また、上記実施例では１段目リセスをもソース・ドレイ
ンオーミック電極に側壁アシストを形成し、これをエツ
チングマスクとして形威したが、１段目リセスについて
はソース・ドレイン間に開口部をもつレジストパターン
をエツチングマスクとして用いてもよく、上記と同様の
効果を奏する。
ンオーミック電極に側壁アシストを形成し、これをエツ
チングマスクとして形威したが、１段目リセスについて
はソース・ドレイン間に開口部をもつレジストパターン
をエツチングマスクとして用いてもよく、上記と同様の
効果を奏する。
また、上記実施例ではゲート電極材料としてＴｉ ／
Ｐ ｔ ／ Ａ ｕを挙げたが、これに限るものではな
く、また、リセスの深さも５０００人に限るものでない
ことは言うまでもない。
Ｐ ｔ ／ Ａ ｕを挙げたが、これに限るものではな
く、また、リセスの深さも５０００人に限るものでない
ことは言うまでもない。
更に、上記実施例ではＭＥＳＦＥＴについてのみ説明し
たが、ＨＥＭＴについても適用できることは言うまでも
ない。
たが、ＨＥＭＴについても適用できることは言うまでも
ない。
第３図は本発明の他の実施例による、多段リセス構造を
持つＨＥＭＴの製造方法を示し、図において、１１は半
絶縁性ＧａＡｓ基板、１２はＧａＡｓ能動層、１３はソ
ース・ドレインオーミック電極、１５ａ、１５ｂ、１５
ｃ、１５ｄはそれぞれ１段目、２段目、３段目、４段目
リセス、１６はゲート電極メタル、１７Ａ、１７Ｂは側
壁アシストのために全面積層した絶縁膜、１７ａ、１７
ｂ、１７ｃ、１７ｄはそれぞれ１段目リセスエッチング
用側壁アシスト、同２段目、３段目、４段目リセスエッ
チング用側壁アシストである。１８はゲート電極形成の
ためのリフトオフ用レジストである。１９はドーピング
ＧａＡｆＡｓエピタキシャル層、２０は２次電子ガスで
ある。
持つＨＥＭＴの製造方法を示し、図において、１１は半
絶縁性ＧａＡｓ基板、１２はＧａＡｓ能動層、１３はソ
ース・ドレインオーミック電極、１５ａ、１５ｂ、１５
ｃ、１５ｄはそれぞれ１段目、２段目、３段目、４段目
リセス、１６はゲート電極メタル、１７Ａ、１７Ｂは側
壁アシストのために全面積層した絶縁膜、１７ａ、１７
ｂ、１７ｃ、１７ｄはそれぞれ１段目リセスエッチング
用側壁アシスト、同２段目、３段目、４段目リセスエッ
チング用側壁アシストである。１８はゲート電極形成の
ためのリフトオフ用レジストである。１９はドーピング
ＧａＡｆＡｓエピタキシャル層、２０は２次電子ガスで
ある。
次に製造方法について説明する。
第３図（ａ）はＧａＡｓ能動層１２上にソース・ドレイ
ンオーミック電極１３を形威した後、全面に例えばＳｉ
Ｎ、５ｉＯＮ、ＳｉＯ膜等の絶縁膜１７ＡをＰ−ＣＶＤ
法等を用いて積層したところを示す図である。この状態
で、該絶縁膜１７Ａを異方性エツチング、例えばＲＩＥ
（リアクティブイオンエツチング）法を用いてエツチ
ング処理を行なうと、第３図（ｂ）のように、オーミッ
ク電極１３の側壁に側壁アシスト１７ａが形威されるこ
とが知られている０次にこの側壁アシストをエツチング
マスクとして、露出したＧａＡｓ能動層を適当なエツチ
ング方法、例えばＨｚ Ｓ０４．Ｈ！ Ｏｚ水溶液との
混合液による湿式エツチングを行ない第３図（Ｃ）を得
る。
ンオーミック電極１３を形威した後、全面に例えばＳｉ
Ｎ、５ｉＯＮ、ＳｉＯ膜等の絶縁膜１７ＡをＰ−ＣＶＤ
法等を用いて積層したところを示す図である。この状態
で、該絶縁膜１７Ａを異方性エツチング、例えばＲＩＥ
（リアクティブイオンエツチング）法を用いてエツチ
ング処理を行なうと、第３図（ｂ）のように、オーミッ
ク電極１３の側壁に側壁アシスト１７ａが形威されるこ
とが知られている０次にこの側壁アシストをエツチング
マスクとして、露出したＧａＡｓ能動層を適当なエツチ
ング方法、例えばＨｚ Ｓ０４．Ｈ！ Ｏｚ水溶液との
混合液による湿式エツチングを行ない第３図（Ｃ）を得
る。
次に第３図（ｄ）に示すように、第３図（ａ）と同様、
全面に絶縁膜１７Ｂを形威した後、第３図（ｂ）のとき
と同様、ＲＩＥ法などを用いて側壁アシストを形成する
（第３図（ｅ））、引き続いて側壁アシスト１７ａ、１
７ｂをエツチングマスクとして使用し、露出しているＧ
ａＡｓ能動層を上述と同様、湿式エツチング法でエツチ
ングすることにより、２段目リセス部１５ｂを得る（第
３図（ｆ））。これらの工程を繰り返すことにより、多
段リセス構造（第３図（８））を得る。このときリセス
エッチングの深さはＧａＡｓ能動層１２中までとし、例
えば１０００人程度形成る。
全面に絶縁膜１７Ｂを形威した後、第３図（ｂ）のとき
と同様、ＲＩＥ法などを用いて側壁アシストを形成する
（第３図（ｅ））、引き続いて側壁アシスト１７ａ、１
７ｂをエツチングマスクとして使用し、露出しているＧ
ａＡｓ能動層を上述と同様、湿式エツチング法でエツチ
ングすることにより、２段目リセス部１５ｂを得る（第
３図（ｆ））。これらの工程を繰り返すことにより、多
段リセス構造（第３図（８））を得る。このときリセス
エッチングの深さはＧａＡｓ能動層１２中までとし、例
えば１０００人程度形成る。
次に、ゲート電極形成のためのレジストパターン１８を
第３図（ロ）のように形威し、ゲート電極用金属１６、
例えばＴ ｉ ／ Ｐ ｔ ／ Ａ ｕを真空蒸着法に
より全面積層しく第３図（ｉ））、次に、レジストを除
去し、不要部の金属を除去することで、目的とする多段
リセス構造のＨＥＭＴを得ることができる（第３図（ｊ
））。
第３図（ロ）のように形威し、ゲート電極用金属１６、
例えばＴ ｉ ／ Ｐ ｔ ／ Ａ ｕを真空蒸着法に
より全面積層しく第３図（ｉ））、次に、レジストを除
去し、不要部の金属を除去することで、目的とする多段
リセス構造のＨＥＭＴを得ることができる（第３図（ｊ
））。
以上のように、この発明に係る多段リセスゲートＦＥＴ
の製造方法によれば、多段リセス構造形戒のためエツチ
ングマスクとしてリセス側壁に形成した側壁アシストを
用いるようにしたので、多段リセス構造を自己整合的に
歩留り良く得られる効果がある。
の製造方法によれば、多段リセス構造形戒のためエツチ
ングマスクとしてリセス側壁に形成した側壁アシストを
用いるようにしたので、多段リセス構造を自己整合的に
歩留り良く得られる効果がある。
第１図（ａ）〜（ｊ）はこの発明の一実施例による多段
リセスゲー）ＦＥＴの製造方法の工程フロー図、第２図
（ａ）〜（８）は従来の２段リセス構造をもつＦＥＴの
工程フロー図、第３図（ａ）〜（ｊ）は本発明の他の実
施例による多段リセス構造のＨＥＭＴの製造方法の工程
フロー図である。 図において、１．１１は半絶縁性ＧａＡｓ基板、２．１
２はＧａＡｓ能動層、３．１３はソース・ドレインオー
ミック電極、４ａ、４ｂはレジスト、５ａ、５ｂはリセ
ス部、６，１６はゲート電極メタル、７Ａ、７Ｂ、１７
Ａ、１７Ｂは側壁アシスト形成のために全面積層した絶
縁膜、７ａ、７ｂ。 ７ｃ、７ｄ、１７ａ、１７ｂ、１７ｃ、１７ｄは形成さ
れた側壁アシスト、８．１８はレジストである。 なお図中同一符号は同−又は相当部分を示す。
リセスゲー）ＦＥＴの製造方法の工程フロー図、第２図
（ａ）〜（８）は従来の２段リセス構造をもつＦＥＴの
工程フロー図、第３図（ａ）〜（ｊ）は本発明の他の実
施例による多段リセス構造のＨＥＭＴの製造方法の工程
フロー図である。 図において、１．１１は半絶縁性ＧａＡｓ基板、２．１
２はＧａＡｓ能動層、３．１３はソース・ドレインオー
ミック電極、４ａ、４ｂはレジスト、５ａ、５ｂはリセ
ス部、６，１６はゲート電極メタル、７Ａ、７Ｂ、１７
Ａ、１７Ｂは側壁アシスト形成のために全面積層した絶
縁膜、７ａ、７ｂ。 ７ｃ、７ｄ、１７ａ、１７ｂ、１７ｃ、１７ｄは形成さ
れた側壁アシスト、８．１８はレジストである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数の段数をもつリセス構造を採用したＭＥＳＦ
ＥＴの製造方法において、 ゲートを形成すべき領域に設けたエッチング溝の側壁に
アシストを形成し、この側壁アシストをエッチングマス
クとしたリセスエッチングを繰り返すことにより、自己
整合的に多段リセスを形成することを特徴とする多段リ
セスゲートＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32363689A JPH03184334A (ja) | 1989-12-13 | 1989-12-13 | 多段リセスゲートｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32363689A JPH03184334A (ja) | 1989-12-13 | 1989-12-13 | 多段リセスゲートｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184334A true JPH03184334A (ja) | 1991-08-12 |
Family
ID=18156937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32363689A Pending JPH03184334A (ja) | 1989-12-13 | 1989-12-13 | 多段リセスゲートｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184334A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5240869A (en) * | 1990-10-30 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating a field effect transistor |
| KR100424184B1 (ko) * | 2002-01-18 | 2004-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| JP2005175007A (ja) * | 2003-12-08 | 2005-06-30 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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-
1989
- 1989-12-13 JP JP32363689A patent/JPH03184334A/ja active Pending
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