JPH03184375A - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPH03184375A JPH03184375A JP1324542A JP32454289A JPH03184375A JP H03184375 A JPH03184375 A JP H03184375A JP 1324542 A JP1324542 A JP 1324542A JP 32454289 A JP32454289 A JP 32454289A JP H03184375 A JPH03184375 A JP H03184375A
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- JP
- Japan
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- electrode layer
- polysilicon electrode
- polysilicon
- layer
- solid
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野Ｊ
この発明は、固体撮像素子に関し、さらに詳しくは、内
部クロック波形の遅延を少なくした固体撮像素子の改良
構造に係るものである。 〔従来の技術〕 従来例によるこの種の固体撮像素子（以下、ＣＣＤ （
Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）と呼ぶ
）での１画素部の模式的に表わしたパターン構成を第４
図（ａ）に示し、また、同図におけるｍｂ−ｍｂ、およ
びＩＨｃ４１ｃ線部のそれぞれに断面構成を同図（ｂ）
および（ｃ）に示す。 これらの第４図（ａ）および（ｂ）、（ｃ）に示す従来
例構成において、符号ｌは半導体基板を示し、２および
３は第１層目および第２層目（φ１およびφ２）の各ポ
リシリコン電極層であって、これらの各電極層２，３は
ＣＣＤにおける転送電極と配線とを兼ねており、それぞ
れに水平方向へ延びている。４はＣＣＤのチャネル、５
は光電変換を行なうフォトダイオードである。 なお、前記第１層目および第２層目の各ポリシリコン電
極層２，３間における層間膜の厚さｔ。については、製
造上の問題のために、これを厚く形成することが困難で
ある。 また、前記構成による従来例でのＣＯＤにおいては、よ
く知られているように、フォトダイオード５に蓄積され
た信号電荷がチャネル４上に読み出されると共に、この
読み出された信号電荷は、転送電極に対して順次に印加
されるクロックパルスに同期して、このＣＣＤ中を転送
されるようになっている。 そして、この従来例構成においては、通常の場合、ＣＣ
Ｄにおける転送電極として、ポリシリコン配線層２．３
を用いており、このために、これをクロック供給端側か
らみると、これらのポリシリコン配線層２．３自体が大
きな抵抗となるものであった。 次に、第５図は前記した従来例でのＣＣＤにおける第１
層目および第２層目の各ポリシリコン電極層２．３の２
次元的な等価回路を示すもので、この第４図の等価回路
において、ＲＩＧおよびＦｌｔａはそれぞれに第１層目
および第２層目の各ポリシリコン電極層２．３の配線抵
抗であり、Ｃａｔはこれらの第１Ｈ目および第２層目の
各ポリシリコン電極層２．３がオーバーラツプする部分
に寄生する寄生容量であり、Ｃ１，ｊ１５よびＣ１゜は
それぞれに第１層目および第２層目の各ポリシリコン電
極層２，３の対地容量である。 〔発明が解決しようとする課題〕 しかして、近年におけるこの種の固体撮像素子の高密度
化および高速駆動化の進展に伴なって、前記した第１層
目および第２層目の各ポリシリコン電極層２．３での配
線抵抗および負荷容量を低減させることの要求が次第に
強まっている。 こ＼で、第６図（ａ）には、前記した従来例での固体撮
像素子における撮像部を模式的に表わしており、かつ同
図（ｂ）には、同上撮像部での各位置、この場合にあっ
ては、供給ロ部Ａ、中間部Ｂ、中央部Ｃにおける各駆動
クロック波形をそれぞれに示している。 すなわち、この従来例構成の場合には、第５図（ｂ）か
ら明らかなように、ＣＣＤの供給口部Ａにおいて、たと
え急峻な駆動クロック波形を入力したとしても、その内
部の中間部Ｂおよび中央部Ｃでは、前記した第１層目お
よび第２層目の各ポリシリコン電極２．３の配線抵抗お
よび負荷容量などのために、この駆動クロック波形に遅
延を生ずることになる。こ）で、この遅延時間τの目安
としては、 Ｒ＋ａｚＲｍａ＋ Ｃ＋ａ４Ｃ＊ａとする
と、Ｚ ＯＣＲ＋ａ・（ｃｏｖ＋ｃ＋ａ） のように表現することができる。 つまり、これを換言すると、装置の高密度化を図るため
に、第１層目および第２層目の各ポリシリコン電極層２
．３の配線幅を細くした場合には、内部クロックの遅延
時間が増加して、高速駆動に対応できなくなるという問
題点がある。 この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ＣＣＤにお
ける第１層目および第２層目の各ポリシリコン電極層の
配線抵抗を低減させて、高密度化ならびに高速駆動化に
対応させ得るようにした。この種の固体撮像素子を提供
することである。
部クロック波形の遅延を少なくした固体撮像素子の改良
構造に係るものである。 〔従来の技術〕 従来例によるこの種の固体撮像素子（以下、ＣＣＤ （
Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）と呼ぶ
）での１画素部の模式的に表わしたパターン構成を第４
図（ａ）に示し、また、同図におけるｍｂ−ｍｂ、およ
びＩＨｃ４１ｃ線部のそれぞれに断面構成を同図（ｂ）
および（ｃ）に示す。 これらの第４図（ａ）および（ｂ）、（ｃ）に示す従来
例構成において、符号ｌは半導体基板を示し、２および
３は第１層目および第２層目（φ１およびφ２）の各ポ
リシリコン電極層であって、これらの各電極層２，３は
ＣＣＤにおける転送電極と配線とを兼ねており、それぞ
れに水平方向へ延びている。４はＣＣＤのチャネル、５
は光電変換を行なうフォトダイオードである。 なお、前記第１層目および第２層目の各ポリシリコン電
極層２，３間における層間膜の厚さｔ。については、製
造上の問題のために、これを厚く形成することが困難で
ある。 また、前記構成による従来例でのＣＯＤにおいては、よ
く知られているように、フォトダイオード５に蓄積され
た信号電荷がチャネル４上に読み出されると共に、この
読み出された信号電荷は、転送電極に対して順次に印加
されるクロックパルスに同期して、このＣＣＤ中を転送
されるようになっている。 そして、この従来例構成においては、通常の場合、ＣＣ
Ｄにおける転送電極として、ポリシリコン配線層２．３
を用いており、このために、これをクロック供給端側か
らみると、これらのポリシリコン配線層２．３自体が大
きな抵抗となるものであった。 次に、第５図は前記した従来例でのＣＣＤにおける第１
層目および第２層目の各ポリシリコン電極層２．３の２
次元的な等価回路を示すもので、この第４図の等価回路
において、ＲＩＧおよびＦｌｔａはそれぞれに第１層目
および第２層目の各ポリシリコン電極層２．３の配線抵
抗であり、Ｃａｔはこれらの第１Ｈ目および第２層目の
各ポリシリコン電極層２．３がオーバーラツプする部分
に寄生する寄生容量であり、Ｃ１，ｊ１５よびＣ１゜は
それぞれに第１層目および第２層目の各ポリシリコン電
極層２，３の対地容量である。 〔発明が解決しようとする課題〕 しかして、近年におけるこの種の固体撮像素子の高密度
化および高速駆動化の進展に伴なって、前記した第１層
目および第２層目の各ポリシリコン電極層２．３での配
線抵抗および負荷容量を低減させることの要求が次第に
強まっている。 こ＼で、第６図（ａ）には、前記した従来例での固体撮
像素子における撮像部を模式的に表わしており、かつ同
図（ｂ）には、同上撮像部での各位置、この場合にあっ
ては、供給ロ部Ａ、中間部Ｂ、中央部Ｃにおける各駆動
クロック波形をそれぞれに示している。 すなわち、この従来例構成の場合には、第５図（ｂ）か
ら明らかなように、ＣＣＤの供給口部Ａにおいて、たと
え急峻な駆動クロック波形を入力したとしても、その内
部の中間部Ｂおよび中央部Ｃでは、前記した第１層目お
よび第２層目の各ポリシリコン電極２．３の配線抵抗お
よび負荷容量などのために、この駆動クロック波形に遅
延を生ずることになる。こ）で、この遅延時間τの目安
としては、 Ｒ＋ａｚＲｍａ＋ Ｃ＋ａ４Ｃ＊ａとする
と、Ｚ ＯＣＲ＋ａ・（ｃｏｖ＋ｃ＋ａ） のように表現することができる。 つまり、これを換言すると、装置の高密度化を図るため
に、第１層目および第２層目の各ポリシリコン電極層２
．３の配線幅を細くした場合には、内部クロックの遅延
時間が増加して、高速駆動に対応できなくなるという問
題点がある。 この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ＣＣＤにお
ける第１層目および第２層目の各ポリシリコン電極層の
配線抵抗を低減させて、高密度化ならびに高速駆動化に
対応させ得るようにした。この種の固体撮像素子を提供
することである。
前記目的を達成するために、この発明に係る固体撮像素
子は、第１層目のポリシリコン電極層と、この第１層目
のポリシリコン電極層に平行して延びる第２層目のポリ
シリコン電極層とを転送電極とする固体撮像素子におい
て、前記第１層目のポリシリコン電極層には、これに平
行するアルミ配線を接続させ、かつ前記第２層目のポリ
シリコン電極層をシリサイド化させてそれぞれに抵抗値
を調整し、これらの各電極層の時定数をほゞ同一に設定
したものである。 〔作 用〕 従って、この発明においては、第１層目のポリシリコン
電極層に、これに平行するアルミ配線を接続させると共
に、第２層目のポリシリコン電極層をシリサイド化させ
て、それぞれの抵抗値を調整することにより、これらの
各電極層の時定数をほゞ同一に設定したので、ＣＯＤ内
部での駆動クロック波形の遅延を軽減し得るのである。 （実 施 例〕 以下、この発明に係る固体撮像素子の実施例につき、第
１図ないし第３図を参照して詳細に説明する。 第１図（ａ）および（ｂ）、（ｃ）はこの発明の−実施
例を適用したＣＣＤにおける画素部の概要を模式的に示
す平面パターン構成図および同上Ｉ ｂ−Ｉ ｂ。 Ｉｃ−１ｃＩｌ！部の拡大断面図である。 この第１図実施例構成において、符号１１は半導体基板
を示し、１２は第１層目（φｌ）のポリシリコン電極層
、１３は低抵抗化のためにシリサイド化された第２層目
（φ２）のポリシリコン電極層であって、これらの各電
極層１２．１３はＣＣＤにおける転送電極と配線とを兼
ねており、それぞれに水平方向に延びている。１４はＣ
ＯＤのチャネル、１５は光電変換を行なうフォトダイオ
ードであり、また、１６は第１層目のポリシリコン電極
層１２に平行に配置されて、同電極層１２にコンタクト
穴１７で接続されたアルミ配線である。 この第１図実施例構成において、第２層目のポリシリコ
ン電極層１３については、その配線の低抵抗化のために
シリサイド化している。しかし、方、第１層目のポリシ
リコン電極層１２については、製造上の問題によって、
その配線をシリサイド化することが困難である。すなわ
ち、この第１層目のポリシリコン電極層１２に対しては
、シリサイド上にのみ絶縁膜を形成することが極めて難
しいからである。 また、こ＼で注意すべき点は、これらの各電極層１２．
１３における配線抵抗の設定である。つまり、この場合
、第１層目のポリシリコン電極層１２でのアルミ配置Ｊ
１１６と、第２層目のシリサイド化されたポリシリコン
電極層１３との抵抗値がそれぞれに異なるために、ＣＯ
Ｄにおける同一位置でも、その時定数での差によって、
前記した第６図Ｂ、Ｃで示すような駆動クロック波形の
伝搬時間に遅延を生ずる可能性があり、これを防止する
ために、各電極層１２．１３の時定数を一致、もしくは
はｆ−致させる必要がある。 すなわち、これを換言すると、アルミ配線１６の抵抗を
ＲＡ、シリサイド層での抵抗をＲｏとした場合。 ＲＡ−（ｃｏｖ＋ｃ＋ａ） ＲｔａｉＣｅｖ＋Ｃ＊ａ
）を満足するように、それぞれのパラメータを調整して
選択する必要がある。 そして、このパラメータ調整のためには、アルミ配線１
６の厚さ１幅などを選択して設定するのがよく、これに
よって、これらの両者の時定数を容易に一致、もしくは
はｆ一致させることができるのである。 また、前記第１図実施例では、第２層目のポリシリコン
電極層１３のみをシリサイド化しているが、この第２層
目のシリサイド化に併せて、第１層目のポリシリコン電
極層１２の開口部についてもシリサイド化（１２ａ）さ
せることによって、この第１層目のポリシリコン電極層
１２をより一層、低抵抗化させることができる。すなわ
ち、この別実施例の場合での前記第１図実施例における
Ｉ ｂ−Ｉ ｂ。 Ｉｃ−Ｉｃ線部のそれぞれに対応した断面を第２図（ａ
）、（ｂ）に示してあり、また、第３図（ａ）ないしく
ｇ）には、同上第２図実施例における主要な製造工程を
順次に示しである。 こ）で、第３図に示す製造工程の概要は、次の通りであ
る。 （ａ）工程二重導体基板ｌｌ上に、絶縁膜を介して第１
層目のポリシリコン電極層１２を選択的に形成する。 （ｂ）工程；これらの上に、絶縁膜を介して第２層目の
ポリシリコン電極層１２を形成する。 （ｃ）工程；第２層目のポリシリコン電極層１２を選択
的に成形し、第１層目のポリシリコン電極層１２に対応
する部分を選択的に開口する。 （ｄ）工程；第２層目のポリシリコン電極層１２の選択
開口部に做って絶縁膜を開口する。 （ｅ）工程；第１層目、および第２層目の各ポリシリコ
ン電極層１２．１３の露出部分をシリサイド化する。 （ｆ）工程；これらの上を眉間絶縁膜で覆う。 （ｇ）工程；層間絶縁膜を選択的に開口させ、同開口部
を通して第２層目のポリシリコン電極層１２にアルミ配
線１６を接続形成させる。 〔発明の効果］ 以上詳述したように、この発明によれば、第１層目のポ
リシリコン電極層と、この第１層目のボリシリコン電極
層に平行して延びる第２層目のポリシリコン電極層とを
転送電極とする固体撮像素子において、第１層目のポリ
シリコン電極層に、これに平行するアルミ配線を接続さ
せると共に、第２層目のポリシリコン電極層をシリサイ
ド化させて、それぞれの抵抗値を調整することにより、
これらの各電極層の時定数をほゞ同一に設定したから、
ＣＣＤ内部での駆動クロック波形の遅延を容易に軽減さ
せることができ、これによって、この種の固体撮像素子
における高密度化ならびに高速駆動化に良好に対応させ
得るのであり、しかも構造的にも比較的簡単で容易に実
施できるなどの優れた特長を有するものである。
子は、第１層目のポリシリコン電極層と、この第１層目
のポリシリコン電極層に平行して延びる第２層目のポリ
シリコン電極層とを転送電極とする固体撮像素子におい
て、前記第１層目のポリシリコン電極層には、これに平
行するアルミ配線を接続させ、かつ前記第２層目のポリ
シリコン電極層をシリサイド化させてそれぞれに抵抗値
を調整し、これらの各電極層の時定数をほゞ同一に設定
したものである。 〔作 用〕 従って、この発明においては、第１層目のポリシリコン
電極層に、これに平行するアルミ配線を接続させると共
に、第２層目のポリシリコン電極層をシリサイド化させ
て、それぞれの抵抗値を調整することにより、これらの
各電極層の時定数をほゞ同一に設定したので、ＣＯＤ内
部での駆動クロック波形の遅延を軽減し得るのである。 （実 施 例〕 以下、この発明に係る固体撮像素子の実施例につき、第
１図ないし第３図を参照して詳細に説明する。 第１図（ａ）および（ｂ）、（ｃ）はこの発明の−実施
例を適用したＣＣＤにおける画素部の概要を模式的に示
す平面パターン構成図および同上Ｉ ｂ−Ｉ ｂ。 Ｉｃ−１ｃＩｌ！部の拡大断面図である。 この第１図実施例構成において、符号１１は半導体基板
を示し、１２は第１層目（φｌ）のポリシリコン電極層
、１３は低抵抗化のためにシリサイド化された第２層目
（φ２）のポリシリコン電極層であって、これらの各電
極層１２．１３はＣＣＤにおける転送電極と配線とを兼
ねており、それぞれに水平方向に延びている。１４はＣ
ＯＤのチャネル、１５は光電変換を行なうフォトダイオ
ードであり、また、１６は第１層目のポリシリコン電極
層１２に平行に配置されて、同電極層１２にコンタクト
穴１７で接続されたアルミ配線である。 この第１図実施例構成において、第２層目のポリシリコ
ン電極層１３については、その配線の低抵抗化のために
シリサイド化している。しかし、方、第１層目のポリシ
リコン電極層１２については、製造上の問題によって、
その配線をシリサイド化することが困難である。すなわ
ち、この第１層目のポリシリコン電極層１２に対しては
、シリサイド上にのみ絶縁膜を形成することが極めて難
しいからである。 また、こ＼で注意すべき点は、これらの各電極層１２．
１３における配線抵抗の設定である。つまり、この場合
、第１層目のポリシリコン電極層１２でのアルミ配置Ｊ
１１６と、第２層目のシリサイド化されたポリシリコン
電極層１３との抵抗値がそれぞれに異なるために、ＣＯ
Ｄにおける同一位置でも、その時定数での差によって、
前記した第６図Ｂ、Ｃで示すような駆動クロック波形の
伝搬時間に遅延を生ずる可能性があり、これを防止する
ために、各電極層１２．１３の時定数を一致、もしくは
はｆ−致させる必要がある。 すなわち、これを換言すると、アルミ配線１６の抵抗を
ＲＡ、シリサイド層での抵抗をＲｏとした場合。 ＲＡ−（ｃｏｖ＋ｃ＋ａ） ＲｔａｉＣｅｖ＋Ｃ＊ａ
）を満足するように、それぞれのパラメータを調整して
選択する必要がある。 そして、このパラメータ調整のためには、アルミ配線１
６の厚さ１幅などを選択して設定するのがよく、これに
よって、これらの両者の時定数を容易に一致、もしくは
はｆ一致させることができるのである。 また、前記第１図実施例では、第２層目のポリシリコン
電極層１３のみをシリサイド化しているが、この第２層
目のシリサイド化に併せて、第１層目のポリシリコン電
極層１２の開口部についてもシリサイド化（１２ａ）さ
せることによって、この第１層目のポリシリコン電極層
１２をより一層、低抵抗化させることができる。すなわ
ち、この別実施例の場合での前記第１図実施例における
Ｉ ｂ−Ｉ ｂ。 Ｉｃ−Ｉｃ線部のそれぞれに対応した断面を第２図（ａ
）、（ｂ）に示してあり、また、第３図（ａ）ないしく
ｇ）には、同上第２図実施例における主要な製造工程を
順次に示しである。 こ）で、第３図に示す製造工程の概要は、次の通りであ
る。 （ａ）工程二重導体基板ｌｌ上に、絶縁膜を介して第１
層目のポリシリコン電極層１２を選択的に形成する。 （ｂ）工程；これらの上に、絶縁膜を介して第２層目の
ポリシリコン電極層１２を形成する。 （ｃ）工程；第２層目のポリシリコン電極層１２を選択
的に成形し、第１層目のポリシリコン電極層１２に対応
する部分を選択的に開口する。 （ｄ）工程；第２層目のポリシリコン電極層１２の選択
開口部に做って絶縁膜を開口する。 （ｅ）工程；第１層目、および第２層目の各ポリシリコ
ン電極層１２．１３の露出部分をシリサイド化する。 （ｆ）工程；これらの上を眉間絶縁膜で覆う。 （ｇ）工程；層間絶縁膜を選択的に開口させ、同開口部
を通して第２層目のポリシリコン電極層１２にアルミ配
線１６を接続形成させる。 〔発明の効果］ 以上詳述したように、この発明によれば、第１層目のポ
リシリコン電極層と、この第１層目のボリシリコン電極
層に平行して延びる第２層目のポリシリコン電極層とを
転送電極とする固体撮像素子において、第１層目のポリ
シリコン電極層に、これに平行するアルミ配線を接続さ
せると共に、第２層目のポリシリコン電極層をシリサイ
ド化させて、それぞれの抵抗値を調整することにより、
これらの各電極層の時定数をほゞ同一に設定したから、
ＣＣＤ内部での駆動クロック波形の遅延を容易に軽減さ
せることができ、これによって、この種の固体撮像素子
における高密度化ならびに高速駆動化に良好に対応させ
得るのであり、しかも構造的にも比較的簡単で容易に実
施できるなどの優れた特長を有するものである。
第１図（ａ）および（ｂ） 、 （ｃ）はこの発明の一
実施例を適用したＣＣＤにおける画素部の概要を模式的
に示す平面パターン構成図および同上Ｉ ｂ−Ｉ ｂ。 Ｉｃ−Ｉｃ線部のそれぞれに拡大した断面模式図、第２
図（ａ） 、 （ｂ）は他の実施例による同上Ｉ ｂ−
Ｉ ｂ。 Ｉｃ−１ｃ線部のそれぞれに対応した断面模式図、第３
図は同上第２図実施例における主要な製造工程を順次に
示すそれぞれに断面模式図であり、また、第４図（ａ）
および（ｂ） 、 （ｃ）は従来例でのＣＣＤにおける
画素部の概要を模式的に示す平面パターン構成図および
同上ＩＶｂ−ＩＶｂ、 ＩＶｃ−ＩＶｃ線部ノソれぞれ
に拡大した断面模式図、第５図は同上従来例でのＣＣＤ
における第１層目および第２層目の各ポリシリコン電極
層の２次元的な等価回路図、第６図（ａ） 、 （ｂ）
は同上従来例での固体撮像素子における撮像部を模式的
に表わした説明図、および同上撮像部での各位置におけ
る駆動クロック波形をそれぞれに示すグラフである。 ＩＩ・・・・半導体基板、１２・・・・第１層目のポリ
シリコン電極層、１３・・・・第２層目のシリサイド化
されたポリシリコン電極層、１４・・・・チャネル、１
５・・・・フォトダイオード、１６・・・・アルミ配線
、１７・・・・コンタクト穴。
実施例を適用したＣＣＤにおける画素部の概要を模式的
に示す平面パターン構成図および同上Ｉ ｂ−Ｉ ｂ。 Ｉｃ−Ｉｃ線部のそれぞれに拡大した断面模式図、第２
図（ａ） 、 （ｂ）は他の実施例による同上Ｉ ｂ−
Ｉ ｂ。 Ｉｃ−１ｃ線部のそれぞれに対応した断面模式図、第３
図は同上第２図実施例における主要な製造工程を順次に
示すそれぞれに断面模式図であり、また、第４図（ａ）
および（ｂ） 、 （ｃ）は従来例でのＣＣＤにおける
画素部の概要を模式的に示す平面パターン構成図および
同上ＩＶｂ−ＩＶｂ、 ＩＶｃ−ＩＶｃ線部ノソれぞれ
に拡大した断面模式図、第５図は同上従来例でのＣＣＤ
における第１層目および第２層目の各ポリシリコン電極
層の２次元的な等価回路図、第６図（ａ） 、 （ｂ）
は同上従来例での固体撮像素子における撮像部を模式的
に表わした説明図、および同上撮像部での各位置におけ
る駆動クロック波形をそれぞれに示すグラフである。 ＩＩ・・・・半導体基板、１２・・・・第１層目のポリ
シリコン電極層、１３・・・・第２層目のシリサイド化
されたポリシリコン電極層、１４・・・・チャネル、１
５・・・・フォトダイオード、１６・・・・アルミ配線
、１７・・・・コンタクト穴。
Claims (1)
- 第１層目のポリシリコン電極層と、この第１層目のポ
リシリコン電極層に平行して延びる第２層目のポリシリ
コン電極層とを転送電極とする固体撮像素子において、
前記第１層目のポリシリコン電極層には、これに平行す
るアルミ配線を接続させ、かつ前記第２層目のポリシリ
コン電極層をシリサイド化させてそれぞれに抵抗値を調
整し、これらの各電極層の時定数をほゞ同一に設定した
ことを特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324542A JPH03184375A (ja) | 1989-12-13 | 1989-12-13 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324542A JPH03184375A (ja) | 1989-12-13 | 1989-12-13 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184375A true JPH03184375A (ja) | 1991-08-12 |
Family
ID=18166968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324542A Pending JPH03184375A (ja) | 1989-12-13 | 1989-12-13 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184375A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188119B1 (en) | 1997-02-10 | 2001-02-13 | Nec Corporation | Semiconductor device having barrier metal layer between a silicon electrode and metal electrode and manufacturing method for same |
| US7352013B2 (en) | 1998-03-19 | 2008-04-01 | Sony Corporation | Solid-state imaging device and manufacturing method thereof |
| JP2009081402A (ja) * | 2007-09-27 | 2009-04-16 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法及び撮像装置 |
-
1989
- 1989-12-13 JP JP1324542A patent/JPH03184375A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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