JPH04337670A - Ｃｃｄシフトレジスタ - Google Patents
ＣｃｄシフトレジスタInfo
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- JPH04337670A JPH04337670A JP3109330A JP10933091A JPH04337670A JP H04337670 A JPH04337670 A JP H04337670A JP 3109330 A JP3109330 A JP 3109330A JP 10933091 A JP10933091 A JP 10933091A JP H04337670 A JPH04337670 A JP H04337670A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/462—Buried-channel CCD
- H10D44/464—Two-phase CCD
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- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ固体撮像素子等
に適用されるＣＣＤシフトレジスタに関する。
に適用されるＣＣＤシフトレジスタに関する。
【０００２】
【従来の技術】図６はフレームインターライン（ＦＩＴ
）型のＣＣＤ固体撮像素子の一例を示す。同図において
、１は撮像部、２は蓄積部、３は出力部即ちＣＣＤ構造
の水平シフトレジスタ部を示す。撮像部１は画素となる
多数の受光素子４をマトリックス状に配すると共に、受
光素子４の各垂直列の１側に受光素子４の信号電荷を垂
直方向に転送するＣＣＤ構造の垂直シフトレジスタ５を
配してなる。蓄積部２は撮像部１の垂直方向の下側に配
され、撮像部で発生した信号電荷を一時記憶するための
もので、撮像部１の各垂直シフトレジスタ５と１対１で
対応する同様にＣＣＤ構造の複数の垂直シフトレジスタ
６を有してなる。撮像部１の垂直シフトレジスタ５及び
蓄積部２の垂直シフトレジスタ６は、いずれも例えば４
相の駆動パルスφＩＭ１ 、φＩＭ２ 、φＩＭ３ 、
φＩＭ４ 及びφＳＴ１ 、φＳＴ２ 、φＳＴ３ 、
φＳＴ４ で制御される４相駆動方式を採用している。 出力部の水平シフトレジスタ部３は、例えば２相の駆動
パルスφＨ１ 及びφＨ２ で制御される２相駆動方式
を採用している。
）型のＣＣＤ固体撮像素子の一例を示す。同図において
、１は撮像部、２は蓄積部、３は出力部即ちＣＣＤ構造
の水平シフトレジスタ部を示す。撮像部１は画素となる
多数の受光素子４をマトリックス状に配すると共に、受
光素子４の各垂直列の１側に受光素子４の信号電荷を垂
直方向に転送するＣＣＤ構造の垂直シフトレジスタ５を
配してなる。蓄積部２は撮像部１の垂直方向の下側に配
され、撮像部で発生した信号電荷を一時記憶するための
もので、撮像部１の各垂直シフトレジスタ５と１対１で
対応する同様にＣＣＤ構造の複数の垂直シフトレジスタ
６を有してなる。撮像部１の垂直シフトレジスタ５及び
蓄積部２の垂直シフトレジスタ６は、いずれも例えば４
相の駆動パルスφＩＭ１ 、φＩＭ２ 、φＩＭ３ 、
φＩＭ４ 及びφＳＴ１ 、φＳＴ２ 、φＳＴ３ 、
φＳＴ４ で制御される４相駆動方式を採用している。 出力部の水平シフトレジスタ部３は、例えば２相の駆動
パルスφＨ１ 及びφＨ２ で制御される２相駆動方式
を採用している。
【０００３】そして、高品位（超高解像度）用の固体撮
像素子においては、水平転送周波数を低減するために、
水平シフトレジスタ部３では多チャンネルの水平シフト
レジスタ構造、例えば同図に示すように２つの水平シフ
トレジスタ３Ａ及び３Ｂが並列に設けられる。この水平
シフトレジスタ部３では、図７に示すように転送ゲート
部７を挟んで第１及び第２の水平シフトレジスタ３Ａ及
び３Ｂが配され、各水平シフトレジスタ３Ａ及び３Ｂに
共通にストレージゲート電極及びトランスファゲート電
極を組とする複数の転送電極９が形成され、１つ置きの
転送電極９に駆動パルスφＨ１ が、他の１つ置きの転
送電極９に駆動パルスφＨ２ が印加される。斜線で示
す領域１０はチャネルストップ領域である。
像素子においては、水平転送周波数を低減するために、
水平シフトレジスタ部３では多チャンネルの水平シフト
レジスタ構造、例えば同図に示すように２つの水平シフ
トレジスタ３Ａ及び３Ｂが並列に設けられる。この水平
シフトレジスタ部３では、図７に示すように転送ゲート
部７を挟んで第１及び第２の水平シフトレジスタ３Ａ及
び３Ｂが配され、各水平シフトレジスタ３Ａ及び３Ｂに
共通にストレージゲート電極及びトランスファゲート電
極を組とする複数の転送電極９が形成され、１つ置きの
転送電極９に駆動パルスφＨ１ が、他の１つ置きの転
送電極９に駆動パルスφＨ２ が印加される。斜線で示
す領域１０はチャネルストップ領域である。
【０００４】このＦＩＴ型固体撮像素子では、垂直ブラ
ンキング期間内において、高速掃き捨て転送を行って撮
像部１及び蓄積部２における垂直シフトレジスタ５及び
６のスミア成分をスミアゲート部１１を介してスミアド
レイン領域１２に掃き捨てた後、受光素子４の信号電荷
が撮像部１より蓄積部２に転送されて一旦蓄積される。 そして、水平ブランキング期間毎に蓄積部２より１水平
ライン毎の信号電荷が水平シフトレジスタ部３の第１及
び第２の水平シフトレジスタ３Ａ及び３Ｂに振り分けら
れ、即ち、例えば１つ置きの垂直シフトレジスタ６の信
号電荷ｅ１ が第１の水平シフトレジスタ３Ａに、他の
１つ置きの垂直シフトレジスタ６の信号電荷ｅ２ が第
２の水平シフトレジスタ３Ｂに転送される。第１及び第
２の水平シフトレジスタ３Ａ及び３Ｂに転送された１水
平ラインの信号電荷ｅ１ 、ｅ２ は各第１及び第２の
水平シフトレジスタ３Ａ、３Ｂ内を水平方向に転送され
、図示せざるもスイッチング手段を介して順次交互に出
力される。
ンキング期間内において、高速掃き捨て転送を行って撮
像部１及び蓄積部２における垂直シフトレジスタ５及び
６のスミア成分をスミアゲート部１１を介してスミアド
レイン領域１２に掃き捨てた後、受光素子４の信号電荷
が撮像部１より蓄積部２に転送されて一旦蓄積される。 そして、水平ブランキング期間毎に蓄積部２より１水平
ライン毎の信号電荷が水平シフトレジスタ部３の第１及
び第２の水平シフトレジスタ３Ａ及び３Ｂに振り分けら
れ、即ち、例えば１つ置きの垂直シフトレジスタ６の信
号電荷ｅ１ が第１の水平シフトレジスタ３Ａに、他の
１つ置きの垂直シフトレジスタ６の信号電荷ｅ２ が第
２の水平シフトレジスタ３Ｂに転送される。第１及び第
２の水平シフトレジスタ３Ａ及び３Ｂに転送された１水
平ラインの信号電荷ｅ１ 、ｅ２ は各第１及び第２の
水平シフトレジスタ３Ａ、３Ｂ内を水平方向に転送され
、図示せざるもスイッチング手段を介して順次交互に出
力される。
【０００５】上述のような水平シフトレジスタ３Ａ、３
Ｂに適用される２相ＣＣＤシフトレジスタの従来例を図
８及び図９に示す。
Ｂに適用される２相ＣＣＤシフトレジスタの従来例を図
８及び図９に示す。
【０００６】図８Ａの２相ＣＣＤシフトレジスタ１４は
、第１導電形例えばｐ形の半導体基板１５の一面にゲー
ト絶縁膜１６を介して第１層多結晶シリコンによるスト
レージゲート電極１７Ｓ及び第２層多結晶シリコンによ
るトランスファゲート電極１７Ｔからなる転送電極１７
が一方向に複数配列され、トランスファゲート電極１７
Ｔ下のみに基板１５により濃度の高いｐ形不純物領域１
８が形成されて各転送部即ち第１のストレージ部ｓｔ１
、第１のトランスファ部ｔｒ１ 、第２のストレージ
部ｓｔ２ 、第２のトランスファ部ｔｒ２ が形成され
る。そして、第１のストレージゲート電極１７Ｓ及びト
ランスファゲート電極１７Ｔが駆動パルスφ１ が印加
されるバスラインに接続され、第２のストレージゲート
電極１７Ｓ及びトランスファゲート電極１７Ｔが駆動パ
ルスφ２ が印加されるバスラインに接続される。この
２相ＣＣＤシフトレジスタ１４においては、転送時、例
えばφ１ が高レベル、φ２ が低レベルの状態のとき
、ストレージ部ｓｔ１ 、ｓｔ２ とトランスファ部ｔ
ｒ１ 、ｔｒ２ との不純物濃度差に基づくポテンシャ
ル差によって図８Ｂに示すような階段状のポテンシャル
２０が形成され、電荷ｅが矢印ａ方向に転送される。こ
の構成では、図８Ｂに示すように、ストレージ部ｓｔ１
に対応する領域Ａが信号電荷ｅを蓄積できる領域とな
る。
、第１導電形例えばｐ形の半導体基板１５の一面にゲー
ト絶縁膜１６を介して第１層多結晶シリコンによるスト
レージゲート電極１７Ｓ及び第２層多結晶シリコンによ
るトランスファゲート電極１７Ｔからなる転送電極１７
が一方向に複数配列され、トランスファゲート電極１７
Ｔ下のみに基板１５により濃度の高いｐ形不純物領域１
８が形成されて各転送部即ち第１のストレージ部ｓｔ１
、第１のトランスファ部ｔｒ１ 、第２のストレージ
部ｓｔ２ 、第２のトランスファ部ｔｒ２ が形成され
る。そして、第１のストレージゲート電極１７Ｓ及びト
ランスファゲート電極１７Ｔが駆動パルスφ１ が印加
されるバスラインに接続され、第２のストレージゲート
電極１７Ｓ及びトランスファゲート電極１７Ｔが駆動パ
ルスφ２ が印加されるバスラインに接続される。この
２相ＣＣＤシフトレジスタ１４においては、転送時、例
えばφ１ が高レベル、φ２ が低レベルの状態のとき
、ストレージ部ｓｔ１ 、ｓｔ２ とトランスファ部ｔ
ｒ１ 、ｔｒ２ との不純物濃度差に基づくポテンシャ
ル差によって図８Ｂに示すような階段状のポテンシャル
２０が形成され、電荷ｅが矢印ａ方向に転送される。こ
の構成では、図８Ｂに示すように、ストレージ部ｓｔ１
に対応する領域Ａが信号電荷ｅを蓄積できる領域とな
る。
【０００７】図９Ａの２相ＣＣＤシフトレジスタ２１は
、さらに転送効率や駆動周波数を上げるように構成した
ものである。この例では特にトランスファ部ｔｒ１ 、
ｔｒ２ に対応するｐ形不純物領域を不純物により分割
し、即ちトランスファゲート電極１７Ｔ下に濃度の低い
第１のｐ形不純物領域２２及び濃度の高い第２のｐ形不
純物領域２３を形成し、さらにストレージ部ｓｔ１ 、
ｓｔ２ のゲート長ｌ２ を図８Ａのゲート長ｌ１ よ
り短縮して転送電界を掛け易くした構造である。他の構
成は図８と同様である。従って、図９Ｂの階段状ポテン
シャル２４で示すように１転送部下で３段階のポテンシ
ャルが形成されることになり、転送効率、駆動周波数の
向上が図られる。
、さらに転送効率や駆動周波数を上げるように構成した
ものである。この例では特にトランスファ部ｔｒ１ 、
ｔｒ２ に対応するｐ形不純物領域を不純物により分割
し、即ちトランスファゲート電極１７Ｔ下に濃度の低い
第１のｐ形不純物領域２２及び濃度の高い第２のｐ形不
純物領域２３を形成し、さらにストレージ部ｓｔ１ 、
ｓｔ２ のゲート長ｌ２ を図８Ａのゲート長ｌ１ よ
り短縮して転送電界を掛け易くした構造である。他の構
成は図８と同様である。従って、図９Ｂの階段状ポテン
シャル２４で示すように１転送部下で３段階のポテンシ
ャルが形成されることになり、転送効率、駆動周波数の
向上が図られる。
【０００８】図９の構成では、領域Ｂの電荷蓄積能力が
不純物により減少するために、電荷ｅを蓄積できる領域
としては主に領域Ａとなる。即ち、図１０に示すように
、通常ゲート電極２６及び２７間は絶縁膜２８で分割さ
れ、局所的に絶縁膜が厚くなるため、ゲート電極２６及
び２７間の部分では図１０Ｂのポテンシャル図で示すよ
うに駆動パルスφ１ ＝φ２ としたとき、ポテンシャ
ルが変調され、電荷転送の障害となるポテンシャルバリ
ヤ（又はポテンシャル・ディップ）２９が発生する。従
って、ポテンシャル・バリヤ（又はポテンシャル・ディ
ップ）２９を打ち消すようにゲート電極２６、２７間に
電位差をつけるか、又はゲート電極２６、２７下の領域
の不純物濃度でポテンシャル差を付けることが必要とな
る（図１０Ｃのポテンシャル図参照）。尚、破線３０は
ポテンシャル差が小さくバリヤ２９が打ち消されない状
態を示し、実線３１はポテンシャル差が大きくバリヤ２
９が打ち消された状態を示す。
不純物により減少するために、電荷ｅを蓄積できる領域
としては主に領域Ａとなる。即ち、図１０に示すように
、通常ゲート電極２６及び２７間は絶縁膜２８で分割さ
れ、局所的に絶縁膜が厚くなるため、ゲート電極２６及
び２７間の部分では図１０Ｂのポテンシャル図で示すよ
うに駆動パルスφ１ ＝φ２ としたとき、ポテンシャ
ルが変調され、電荷転送の障害となるポテンシャルバリ
ヤ（又はポテンシャル・ディップ）２９が発生する。従
って、ポテンシャル・バリヤ（又はポテンシャル・ディ
ップ）２９を打ち消すようにゲート電極２６、２７間に
電位差をつけるか、又はゲート電極２６、２７下の領域
の不純物濃度でポテンシャル差を付けることが必要とな
る（図１０Ｃのポテンシャル図参照）。尚、破線３０は
ポテンシャル差が小さくバリヤ２９が打ち消されない状
態を示し、実線３１はポテンシャル差が大きくバリヤ２
９が打ち消された状態を示す。
【０００９】このような理由によって、図９の２相ＣＣ
Ｄシフトレジスタ２１では、転送電界を得るための他に
、ポテンシャル・バリヤ（又はポテンシャル・ディップ
）を打ち消すためにｐ形不純物領域２２の不純物濃度を
高くして領域Ａと領域Ｂ間のポテンシャル差を大きくす
る必要がある（逆に領域Ｂと領域Ｃ間のポテンシャル差
は小さくなる）。従って、前述したように電荷を蓄積で
きる領域が主に領域Ａとなり、ゲート長ｌ２ の短縮し
た分だけ図８に比べて取り扱い電荷量が減少するが、通
常はＣＣＤシフトレジスタのゲート幅を長くすることで
対処できる。
Ｄシフトレジスタ２１では、転送電界を得るための他に
、ポテンシャル・バリヤ（又はポテンシャル・ディップ
）を打ち消すためにｐ形不純物領域２２の不純物濃度を
高くして領域Ａと領域Ｂ間のポテンシャル差を大きくす
る必要がある（逆に領域Ｂと領域Ｃ間のポテンシャル差
は小さくなる）。従って、前述したように電荷を蓄積で
きる領域が主に領域Ａとなり、ゲート長ｌ２ の短縮し
た分だけ図８に比べて取り扱い電荷量が減少するが、通
常はＣＣＤシフトレジスタのゲート幅を長くすることで
対処できる。
【００１０】
【発明が解決しようとする課題】ところで、図６に示す
固体撮像素子の多チャンネル水平シフトレジスタ部３に
図９の２相ＣＣＤシフトレジスタ２１を採用した場合、
その取扱い電荷量を確保すべくゲート幅を大きくすると
、第１の水平シフトレジスタ３Ａから第２の水平シフト
レジスタ３Ｂへの垂直方向（Ｖ方向）の転送効率が低下
するという問題が生ずる。この垂直方向の転送効率を上
げるためには垂直方向のゲート長（従って水平シフトレ
ジスタのゲート幅）を短縮することが有効である。この
結果、多チャンネルの水平シフトレジスタ部３に図８の
２相ＣＣＤシフトレジスタ１４を採用すると水平方向の
転送効率が低下し、図９の２相ＣＣＤシフトレジスタ２
１を採用すると取り扱い電荷量が低減する等の問題が生
ずる。
固体撮像素子の多チャンネル水平シフトレジスタ部３に
図９の２相ＣＣＤシフトレジスタ２１を採用した場合、
その取扱い電荷量を確保すべくゲート幅を大きくすると
、第１の水平シフトレジスタ３Ａから第２の水平シフト
レジスタ３Ｂへの垂直方向（Ｖ方向）の転送効率が低下
するという問題が生ずる。この垂直方向の転送効率を上
げるためには垂直方向のゲート長（従って水平シフトレ
ジスタのゲート幅）を短縮することが有効である。この
結果、多チャンネルの水平シフトレジスタ部３に図８の
２相ＣＣＤシフトレジスタ１４を採用すると水平方向の
転送効率が低下し、図９の２相ＣＣＤシフトレジスタ２
１を採用すると取り扱い電荷量が低減する等の問題が生
ずる。
【００１１】本発明は、上述の点に鑑み、取り扱い電荷
量の減少を抑え且つ転送効率が改善されるＣＣＤシフト
レジスタを提供するものである。
量の減少を抑え且つ転送効率が改善されるＣＣＤシフト
レジスタを提供するものである。
【００１２】
【課題を解決するための手段】本発明は、半導体領域３
１上に絶縁膜３０を介して第１のゲート電極（ストレー
ジゲート電極）３２Ｓ及び第２のゲート電極（トランス
ファゲート電極）３２Ｔからなる転送電極３２が複数配
列されてなるＣＣＤシフトレジスタにおいて、電荷を蓄
積する第１のゲート電極３２Ｓ下の半導体領域を不純物
により複数に分割して構成する。
１上に絶縁膜３０を介して第１のゲート電極（ストレー
ジゲート電極）３２Ｓ及び第２のゲート電極（トランス
ファゲート電極）３２Ｔからなる転送電極３２が複数配
列されてなるＣＣＤシフトレジスタにおいて、電荷を蓄
積する第１のゲート電極３２Ｓ下の半導体領域を不純物
により複数に分割して構成する。
【００１３】
【作用】本発明においては、電荷を蓄積する第１のゲー
ト電極３２Ｓ下の半導体領域が不純物により複数に分割
されるので、第１のゲート電極３２Ｓ下において階段状
のポテンシャルが形成され、転送効率が向上する。また
、第１のゲート電極３２Ｓ下の不純物により分割された
領域３１、３４間ではポテンシャル・バリヤ（又はポテ
ンシャル・ディップ）の発生がないので、その間の不純
物濃度差は転送電界を得るためだけの濃度差でよい。 従って、第１のゲート電極３２Ｓ下の不純物で分割され
た領域３１、３４間でのポテンシャル差が小さく、第１
のゲート電極３２Ｓ下の領域３４と第２のゲート３２Ｔ
下の領域３３と間のポテンシャル差が大きくなり、しか
も第１のゲート電極３２Ｓ下においても階段状のポテン
シャルを形成することで第１のゲート電極３２Ｓのゲー
ト長を大きくすることができ、その結果、取り扱い電極
量の減少を抑えることができる。
ト電極３２Ｓ下の半導体領域が不純物により複数に分割
されるので、第１のゲート電極３２Ｓ下において階段状
のポテンシャルが形成され、転送効率が向上する。また
、第１のゲート電極３２Ｓ下の不純物により分割された
領域３１、３４間ではポテンシャル・バリヤ（又はポテ
ンシャル・ディップ）の発生がないので、その間の不純
物濃度差は転送電界を得るためだけの濃度差でよい。 従って、第１のゲート電極３２Ｓ下の不純物で分割され
た領域３１、３４間でのポテンシャル差が小さく、第１
のゲート電極３２Ｓ下の領域３４と第２のゲート３２Ｔ
下の領域３３と間のポテンシャル差が大きくなり、しか
も第１のゲート電極３２Ｓ下においても階段状のポテン
シャルを形成することで第１のゲート電極３２Ｓのゲー
ト長を大きくすることができ、その結果、取り扱い電極
量の減少を抑えることができる。
【００１４】
【実施例】以下、図１〜図５を参照して本発明による２
相ＣＣＤシフトレジスタの実施例を説明する。
相ＣＣＤシフトレジスタの実施例を説明する。
【００１５】図１は、ｐ形半導体基板を用いた表面チャ
ンネル形の２相ＣＣＤシフトレジスタに適用した一例を
示す。本例においては、ｐ形半導体基板３１上にゲート
絶縁膜３０を介して複数の転送電極３２が配列されて複
数の転送部が形成される。各転送電極３２は、第１層多
結晶シリコン膜によるストレージゲート電極３２Ｓと、
第２層多結晶シリコン膜によるトランスファゲート電極
３２Ｔからなり、各ゲート電極３２Ｓ及び３２Ｔ間は酸
化膜（ＳｉＯ２ ）で分割される。各トランスファゲー
ト電極３２Ｔ下の領域には濃度の高いｐ形不純物領域３
３が形成され、このｐ不純物領域３３に連続するように
ストレージゲート電極３２Ｓ下の一部（即ち１半分）の
領域に濃度の低い（即ち基板３１の濃度よりは高く、不
純物領域３３の濃度よりは低い）ｐ形不純物領域３４が
形成されて、転送部即ち第１のストレージ部ｓｔ１ 、
第１のトランスファ部ｔｒ１ 、第２のストレージ部ｓ
ｔ２ 、第２のトランスファ部ｔｒ２ が形成される。 即ち、各ストレージ部ｓｔ１ 、ｓｔ２ は、不純物濃
度の異なる２つの領域３１、３４（図１Ｂの領域Ａ、Ｂ
）を有して構成される。そして、第１のストレージ部ｓ
ｔ１ 及びトランスファ部ｔｒ１ のゲート電極３２Ｓ
及び３２Ｔが駆動パルスφ１ が印加されるバスライン
に接続され、第２のストレージ部ｓｔ２ 及びトランス
ファ部ｔｒ２ のゲート電極３２Ｓ及び３２Ｔが駆動パ
ルスφ２ が印加されるバスラインに接続される。
ンネル形の２相ＣＣＤシフトレジスタに適用した一例を
示す。本例においては、ｐ形半導体基板３１上にゲート
絶縁膜３０を介して複数の転送電極３２が配列されて複
数の転送部が形成される。各転送電極３２は、第１層多
結晶シリコン膜によるストレージゲート電極３２Ｓと、
第２層多結晶シリコン膜によるトランスファゲート電極
３２Ｔからなり、各ゲート電極３２Ｓ及び３２Ｔ間は酸
化膜（ＳｉＯ２ ）で分割される。各トランスファゲー
ト電極３２Ｔ下の領域には濃度の高いｐ形不純物領域３
３が形成され、このｐ不純物領域３３に連続するように
ストレージゲート電極３２Ｓ下の一部（即ち１半分）の
領域に濃度の低い（即ち基板３１の濃度よりは高く、不
純物領域３３の濃度よりは低い）ｐ形不純物領域３４が
形成されて、転送部即ち第１のストレージ部ｓｔ１ 、
第１のトランスファ部ｔｒ１ 、第２のストレージ部ｓ
ｔ２ 、第２のトランスファ部ｔｒ２ が形成される。 即ち、各ストレージ部ｓｔ１ 、ｓｔ２ は、不純物濃
度の異なる２つの領域３１、３４（図１Ｂの領域Ａ、Ｂ
）を有して構成される。そして、第１のストレージ部ｓ
ｔ１ 及びトランスファ部ｔｒ１ のゲート電極３２Ｓ
及び３２Ｔが駆動パルスφ１ が印加されるバスライン
に接続され、第２のストレージ部ｓｔ２ 及びトランス
ファ部ｔｒ２ のゲート電極３２Ｓ及び３２Ｔが駆動パ
ルスφ２ が印加されるバスラインに接続される。
【００１６】ここで、１転送電極３２の転送方向の長さ
を一定としたとき、前述の図９ではストレージゲート電
極の長さをトランスファゲート電極の長さをより小とな
るように短縮したが、本例ではストレージゲート電極３
２Ｓの長さをトランスファゲート電極３２Ｔの長さより
大にしている。また、基板３１の濃度及びｐ形不純物領
域３３の濃度を、夫々図９の基板１５の濃度及びｐ形不
純物濃度２３の濃度と同じにしたとき、ストレージゲー
ト電極３２Ｓ下のｐ形不純物領域３４の濃度は図９のｐ
形不純物領域２２の濃度より低く選ばれる。即ち、スト
レージゲート電極３２Ｓ下の両領域３１及び３４間では
ポテンシャル・バリヤ（又はポテンシャル・デイップ）
が発生しないので、その間の濃度差は転送電界を得るた
めのみの濃度差で良く、領域３４の濃度は低くてよいこ
とになる。
を一定としたとき、前述の図９ではストレージゲート電
極の長さをトランスファゲート電極の長さをより小とな
るように短縮したが、本例ではストレージゲート電極３
２Ｓの長さをトランスファゲート電極３２Ｔの長さより
大にしている。また、基板３１の濃度及びｐ形不純物領
域３３の濃度を、夫々図９の基板１５の濃度及びｐ形不
純物濃度２３の濃度と同じにしたとき、ストレージゲー
ト電極３２Ｓ下のｐ形不純物領域３４の濃度は図９のｐ
形不純物領域２２の濃度より低く選ばれる。即ち、スト
レージゲート電極３２Ｓ下の両領域３１及び３４間では
ポテンシャル・バリヤ（又はポテンシャル・デイップ）
が発生しないので、その間の濃度差は転送電界を得るた
めのみの濃度差で良く、領域３４の濃度は低くてよいこ
とになる。
【００１７】かかる構成の２相ＣＣＤシフトレジスタ３
６によれば、トランスファゲート電極３２Ｔ下に濃度の
高いｐ形不純物領域３３を形成すると共に、ストレージ
ゲート電極３２Ｓ下の一部に濃度の低いｐ形不純物領域
３４を形成してストレージゲート電極下の領域を濃度の
異なる２つの領域３１、３４（図１Ｂの領域Ａ及びＢに
相当する）に分割してポテンシャル差をもたせるように
構成したことにより、電荷の転送効率を向上することが
できる。また、ｐ形不純物領域３４（領域Ｂ）と領域３
１（領域Ａ）上には共通のストレージゲート電極３２Ｓ
が形成されるので、両領域３１及び３４間でポテンシャ
ル・バリヤ（又はポテンシャル・ディップ）の発生がな
く、従って領域３４の不純物濃度は転送電界を得るため
の濃度でよい。このため、前述の図９に比べて、図１Ｂ
に示すように領域Ａと領域Ｂ間のポテンシャル差は小さ
く、領域Ｂと領域Ｃ（トランスファ部ｔｒ１ に対応す
る領域）間のポテンシャル差を大きくすることができ、
この結果、領域Ｂでの電荷ｅの蓄積能力が増加し、取り
扱い電荷量の減少を抑えることができる。
６によれば、トランスファゲート電極３２Ｔ下に濃度の
高いｐ形不純物領域３３を形成すると共に、ストレージ
ゲート電極３２Ｓ下の一部に濃度の低いｐ形不純物領域
３４を形成してストレージゲート電極下の領域を濃度の
異なる２つの領域３１、３４（図１Ｂの領域Ａ及びＢに
相当する）に分割してポテンシャル差をもたせるように
構成したことにより、電荷の転送効率を向上することが
できる。また、ｐ形不純物領域３４（領域Ｂ）と領域３
１（領域Ａ）上には共通のストレージゲート電極３２Ｓ
が形成されるので、両領域３１及び３４間でポテンシャ
ル・バリヤ（又はポテンシャル・ディップ）の発生がな
く、従って領域３４の不純物濃度は転送電界を得るため
の濃度でよい。このため、前述の図９に比べて、図１Ｂ
に示すように領域Ａと領域Ｂ間のポテンシャル差は小さ
く、領域Ｂと領域Ｃ（トランスファ部ｔｒ１ に対応す
る領域）間のポテンシャル差を大きくすることができ、
この結果、領域Ｂでの電荷ｅの蓄積能力が増加し、取り
扱い電荷量の減少を抑えることができる。
【００１８】図２、図３及び図４、図５は、夫々ＣＣＤ
固体撮像素子の主流であるｎ形半導体基板を用いた埋め
込みチャンネル型構造の例を示す。
固体撮像素子の主流であるｎ形半導体基板を用いた埋め
込みチャンネル型構造の例を示す。
【００１９】図２、図３の例をその製法と共に説明する
。先ず、図２Ａに示すようにｎ型半導体基板４１の一主
面上に順次ｐ形不純物及びｎ型不純物をイオン注入して
ｐ形領域４２及びｎ形領域４３を形成し、所謂ｎｐｎ構
造の基板を形成する。そしてｎ形領域４３の面上に例え
ばＳｉＯ２ 等のゲート絶縁膜４４を形成する。
。先ず、図２Ａに示すようにｎ型半導体基板４１の一主
面上に順次ｐ形不純物及びｎ型不純物をイオン注入して
ｐ形領域４２及びｎ形領域４３を形成し、所謂ｎｐｎ構
造の基板を形成する。そしてｎ形領域４３の面上に例え
ばＳｉＯ２ 等のゲート絶縁膜４４を形成する。
【００２０】次に、図２Ｂに示すように、例えばレジス
トマスク４５を介して選択的にｐ形不純物４６をイオン
注入して第１のｐ形不純物領域４７を形成する。
トマスク４５を介して選択的にｐ形不純物４６をイオン
注入して第１のｐ形不純物領域４７を形成する。
【００２１】次に、図２Ｃに示すように、ゲート絶縁膜
４４上に第１層多結晶シリコン膜を被着形成した後、之
をパターニングしてストレージゲート電極４８Ｓを形成
する。ここで、各ストレージゲート電極４８Ｓはｎ形領
域４３から第１のｐ形不純物領域４７の１半分に至る領
域上に形成する。そして、このストレージゲート電極４
８Ｓをマスクにして、更にｐ形不純物４９をイオン注入
して第１のｐ形不純物領域４７より高濃度の第２のｐ形
不純物領域５０を形成する。
４４上に第１層多結晶シリコン膜を被着形成した後、之
をパターニングしてストレージゲート電極４８Ｓを形成
する。ここで、各ストレージゲート電極４８Ｓはｎ形領
域４３から第１のｐ形不純物領域４７の１半分に至る領
域上に形成する。そして、このストレージゲート電極４
８Ｓをマスクにして、更にｐ形不純物４９をイオン注入
して第１のｐ形不純物領域４７より高濃度の第２のｐ形
不純物領域５０を形成する。
【００２２】次に、図３Ｄに示すように、ストレージゲ
ート電極４８Ｓの表面を酸化し、第２層多結晶シリコン
膜を被着形成した後、之をパターニングして第２のｐ形
不純物領域５０に対応する位置にトランスファゲート電
極４８Ｔを形成する。ストレージゲート電極４８Ｓとト
ランスファゲート電極４８Ｔにより１つの転送電極４８
が構成される。そして、１つ置きの転送電極４８、即ち
そのストレージゲート電極４８Ｓ及びトランスファゲー
ト電極４８Ｔを駆動パルスφ１が印加されるバスライン
に接続し、他の１つ置きの転送電極４８、即ちそのスト
レージゲート電極４８Ｓ及びトランスファゲート電極４
８Ｔを駆動パルスφ２ が印加されるバスラインに接続
し、目的の２相ＣＣＤシフトレジスタ５１を得る。図３
Ｅはこの２相ＣＣＤシフトレジスタ５１の駆動パルスφ
１ が高レベル、φ２ が低レベルとしたときのポテン
シャルを示す。
ート電極４８Ｓの表面を酸化し、第２層多結晶シリコン
膜を被着形成した後、之をパターニングして第２のｐ形
不純物領域５０に対応する位置にトランスファゲート電
極４８Ｔを形成する。ストレージゲート電極４８Ｓとト
ランスファゲート電極４８Ｔにより１つの転送電極４８
が構成される。そして、１つ置きの転送電極４８、即ち
そのストレージゲート電極４８Ｓ及びトランスファゲー
ト電極４８Ｔを駆動パルスφ１が印加されるバスライン
に接続し、他の１つ置きの転送電極４８、即ちそのスト
レージゲート電極４８Ｓ及びトランスファゲート電極４
８Ｔを駆動パルスφ２ が印加されるバスラインに接続
し、目的の２相ＣＣＤシフトレジスタ５１を得る。図３
Ｅはこの２相ＣＣＤシフトレジスタ５１の駆動パルスφ
１ が高レベル、φ２ が低レベルとしたときのポテン
シャルを示す。
【００２３】次に、図４、図５の例をその製法と共に説
明する。先ず、図４Ａに示すように、ｎ形半導体基板４
１の一主面上に順次ｐ形不純物及びｎ形不純物をイオン
注入してｐ形領域４２及びｎ形領域４３を形成し、ｎｐ
ｎ構造の基板を形成する。そしてｎ形領域４３の面上に
例えばＳｉＯ２ 等のゲート絶縁膜４４を形成する。
明する。先ず、図４Ａに示すように、ｎ形半導体基板４
１の一主面上に順次ｐ形不純物及びｎ形不純物をイオン
注入してｐ形領域４２及びｎ形領域４３を形成し、ｎｐ
ｎ構造の基板を形成する。そしてｎ形領域４３の面上に
例えばＳｉＯ２ 等のゲート絶縁膜４４を形成する。
【００２４】次に、図４Ｂに示すように、第１層多結晶
シリコン膜を被着形成し、之をパターニングしてトラン
スファゲート電極５３Ｔを形成する。このトランスファ
ゲート電極５３Ｔをマスクとしてセルファラインでｎ形
不純物５４をイオン注入して第１のｎ形不純物領域５５
を形成する。
シリコン膜を被着形成し、之をパターニングしてトラン
スファゲート電極５３Ｔを形成する。このトランスファ
ゲート電極５３Ｔをマスクとしてセルファラインでｎ形
不純物５４をイオン注入して第１のｎ形不純物領域５５
を形成する。
【００２５】次に、図４Ｃに示すように、第１のｎ形不
純物領域５５の一部（即ち１半分）を例えばレジストマ
スク５６で被覆し、このレジストマスク５６及びトラン
スファゲート電極５３Ｔをマスクにしてｎ形不純物５８
をイオン注入して第１のｎ形不純物領域５５よりも高濃
度の第２のｎ形不純物領域５９を選択的に形成する。こ
のｎ形不純物５８のイオン注入は、トランスファゲート
電極５３Ｔの表面の酸化前でも酸化後でも良い。
純物領域５５の一部（即ち１半分）を例えばレジストマ
スク５６で被覆し、このレジストマスク５６及びトラン
スファゲート電極５３Ｔをマスクにしてｎ形不純物５８
をイオン注入して第１のｎ形不純物領域５５よりも高濃
度の第２のｎ形不純物領域５９を選択的に形成する。こ
のｎ形不純物５８のイオン注入は、トランスファゲート
電極５３Ｔの表面の酸化前でも酸化後でも良い。
【００２６】次に、図５Ｄに示すようにトランスファゲ
ート電極５３Ｔの表面に酸化膜が形成されたのち第２層
多結晶シリコン膜を被着形成し、之をパターニングして
第１及び第２のｎ形不純物領域５５及び５９上にわたる
ストレージ電極５３Ｓを形成する。ストレージゲート電
極５３Ｓとトランスファゲート電極５３Ｔにより１つの
転送電極５３が形成される。そして、１つ置きの転送電
極５３、即ちそのストレージゲート電極５３Ｓ及びトラ
ンスファゲート電極５３Ｔを駆動パルスφ１ が印加さ
れるバスラインに接続し、他の１つ置きの転送電極５３
、即ちそのストレージゲート電極５３Ｓ及びトランスフ
ァゲート電極５３Ｔを駆動パルスφ２ が印加されるバ
スラインに接続し、目的の２相ＣＣＤシフトレジスタ６
０を得る。図５Ｅはこの２相ＣＣＤシフトレジスタ６０
の駆動パルスφ１ が高レベル、φ２ が低レベルとし
たときのポテンシャルを示す。
ート電極５３Ｔの表面に酸化膜が形成されたのち第２層
多結晶シリコン膜を被着形成し、之をパターニングして
第１及び第２のｎ形不純物領域５５及び５９上にわたる
ストレージ電極５３Ｓを形成する。ストレージゲート電
極５３Ｓとトランスファゲート電極５３Ｔにより１つの
転送電極５３が形成される。そして、１つ置きの転送電
極５３、即ちそのストレージゲート電極５３Ｓ及びトラ
ンスファゲート電極５３Ｔを駆動パルスφ１ が印加さ
れるバスラインに接続し、他の１つ置きの転送電極５３
、即ちそのストレージゲート電極５３Ｓ及びトランスフ
ァゲート電極５３Ｔを駆動パルスφ２ が印加されるバ
スラインに接続し、目的の２相ＣＣＤシフトレジスタ６
０を得る。図５Ｅはこの２相ＣＣＤシフトレジスタ６０
の駆動パルスφ１ が高レベル、φ２ が低レベルとし
たときのポテンシャルを示す。
【００２７】上述の２相ＣＣＤシフトレジスタ５１及び
６０においても、図１と同様に取り扱い電荷量の減少を
抑えて転送効率を改善することができる。従って、例え
ば図６の固体撮像素子における多チャンネルの水平シフ
トレジスタ部に適用して好適ならしめるものである。
６０においても、図１と同様に取り扱い電荷量の減少を
抑えて転送効率を改善することができる。従って、例え
ば図６の固体撮像素子における多チャンネルの水平シフ
トレジスタ部に適用して好適ならしめるものである。
【００２８】
【発明の効果】本発明の２相ＣＣＤシフトレジスタによ
れば、電荷を蓄積する第１のゲート電極下の領域を不純
物により分割して第１のゲート電極下でもポテンシャル
差を持たせて構成とすることにより、取り扱い電荷量の
減少を抑えて転送効率を向上することができる。従って
、例えば多チャンネル水平シフトレジスタを備えた高品
位の固体撮像素子に適用して好適ならしめるものである
。
れば、電荷を蓄積する第１のゲート電極下の領域を不純
物により分割して第１のゲート電極下でもポテンシャル
差を持たせて構成とすることにより、取り扱い電荷量の
減少を抑えて転送効率を向上することができる。従って
、例えば多チャンネル水平シフトレジスタを備えた高品
位の固体撮像素子に適用して好適ならしめるものである
。
【図１】本発明の２相ＣＣＤシフトレジスタの第１実施
例を示す断面図及びそのポテンシャル図である。
例を示す断面図及びそのポテンシャル図である。
【図２】本発明の２相ＣＣＤシフトレジスタの第２実施
例を示す工程順の断面図である（その１）。
例を示す工程順の断面図である（その１）。
【図３】本発明の２相ＣＣＤシフトレジスタの第２実施
例を示す工程順の断面図及びポテンシャル図である（そ
の２）。
例を示す工程順の断面図及びポテンシャル図である（そ
の２）。
【図４】本発明の２相ＣＣＤシフトレジスタの第３の実
施例を示す工程順の断面図である（その１）。
施例を示す工程順の断面図である（その１）。
【図５】本発明の２相ＣＣＤシフトレジスタの第３の実
施例を示す工程順の断面図及びポテンシャル図である（
その２）。
施例を示す工程順の断面図及びポテンシャル図である（
その２）。
【図６】ＦＩＴ型のＣＣＤ固体撮像素子の例を示す構成
図である。
図である。
【図７】図６の水平シフトレジスタ部の要部の拡大図で
ある。
ある。
【図８】従来の２相ＣＣＤシフトレジスタの一例を示す
断面図及びポテンシャル図である。
断面図及びポテンシャル図である。
【図９】従来の２相ＣＣＤシフトレジスタの他の例を示
す断面図及びポテンシャル図である。
す断面図及びポテンシャル図である。
【図１０】従来例の説明図である。
３０ ゲート絶縁膜
３１ 半導体基板
３２ 転送電極
３２Ｓ ストレージゲート電極
３２Ｔ トランスファゲート電極
３３ 高濃度のｐ形不純物領域
３４ 低濃度のｐ形不純物領域
３６ ２相ＣＣＤシフトレジスタ
Ａ、Ｂ、Ｃ 領域
ｓｔ１ 、ｓｔ２ ストレージ部
Claims (1)
- 【請求項１】 半導体領域上に絶縁膜を介して第１の
ゲート電極及び第２のゲート電極からなる転送電極が複
数配列されてなるＣＣＤシフトレジスタにおいて、電荷
を蓄積する上記第１のゲート電極下の半導体領域が不純
物により複数に分割されて成るＣＣＤシフトレジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109330A JPH04337670A (ja) | 1991-05-14 | 1991-05-14 | Ｃｃｄシフトレジスタ |
| EP92107724A EP0513666A1 (en) | 1991-05-14 | 1992-05-07 | CCD shift register |
| KR1019920007958A KR920022541A (ko) | 1991-05-14 | 1992-05-12 | Ccd 시프트레지스터 |
| US07/882,121 US5289022A (en) | 1991-05-14 | 1992-05-13 | CCD shift register having a plurality of storage regions and transfer regions therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109330A JPH04337670A (ja) | 1991-05-14 | 1991-05-14 | Ｃｃｄシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337670A true JPH04337670A (ja) | 1992-11-25 |
Family
ID=14507491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3109330A Pending JPH04337670A (ja) | 1991-05-14 | 1991-05-14 | Ｃｃｄシフトレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5289022A (ja) |
| EP (1) | EP0513666A1 (ja) |
| JP (1) | JPH04337670A (ja) |
| KR (1) | KR920022541A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940010932B1 (ko) * | 1991-12-23 | 1994-11-19 | 금성일렉트론주식회사 | Ccd영상소자 제조방법 |
| US5608242A (en) * | 1994-10-11 | 1997-03-04 | Dalsa, Inc. | Variable width CCD register with uniform pitch and charge storage capacity |
| US5867215A (en) * | 1995-04-11 | 1999-02-02 | Eastman Kodak Company | Image sensor having multiple storage wells per pixel |
| US5705836A (en) * | 1995-05-22 | 1998-01-06 | Dalsa, Inc. | Efficient charge transfer structure in large pitch charge coupled device |
| JP2716011B2 (ja) * | 1995-08-09 | 1998-02-18 | 日本電気株式会社 | 電荷転送装置及びその製造方法 |
| JP4006763B2 (ja) * | 1996-06-11 | 2007-11-14 | ソニー株式会社 | 撮像装置及びその制御装置 |
| JP3119586B2 (ja) * | 1996-06-28 | 2000-12-25 | 日本電気株式会社 | 電荷転送装置及びその製造方法 |
| KR100259086B1 (ko) | 1997-06-05 | 2000-06-15 | 김영환 | 고체촬상소자 및 이의 제조방법 |
| JP3011137B2 (ja) * | 1997-06-27 | 2000-02-21 | 日本電気株式会社 | 電荷転送装置およびその製造方法 |
| KR100259084B1 (ko) * | 1997-07-25 | 2000-06-15 | 김영환 | 고체촬상소자및이의제조방법 |
| JPH1155573A (ja) * | 1997-07-30 | 1999-02-26 | Sony Corp | Ｃｃｄ固体撮像素子及びその駆動方法 |
| JP2005217302A (ja) * | 2004-01-30 | 2005-08-11 | Sony Corp | 固体撮像装置 |
| US20070258002A1 (en) * | 2006-05-04 | 2007-11-08 | Kevin Nay | Imaging subsystem employing a bidirectional shift register |
| US20070258003A1 (en) * | 2006-05-04 | 2007-11-08 | Kevin Nay | Imaging subsystem employing dual shift registers |
| US7643078B2 (en) | 2006-05-19 | 2010-01-05 | Eastman Kodak Company | CCD with improved charge transfer |
| KR20080053635A (ko) * | 2006-12-11 | 2008-06-16 | 삼성전자주식회사 | 촬영장치 및 그의 정지영상 촬영방법 |
| JP5730030B2 (ja) * | 2011-01-17 | 2015-06-03 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| US12250481B2 (en) | 2023-02-07 | 2025-03-11 | Fairchild Imaging, Inc. | Image sensor with stacked CCD and CMOS architecture |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4087832A (en) * | 1976-07-02 | 1978-05-02 | International Business Machines Corporation | Two-phase charge coupled device structure |
| JPS575361A (en) * | 1980-06-11 | 1982-01-12 | Toshiba Corp | Charge transfer device |
| JPS60220966A (ja) * | 1984-04-18 | 1985-11-05 | Toshiba Corp | 電荷結合装置およびその製造方法 |
| JPH0682693B2 (ja) * | 1984-08-17 | 1994-10-19 | 松下電子工業株式会社 | 電荷転送装置 |
| US5065203A (en) * | 1988-07-07 | 1991-11-12 | Tektronix, Inc. | Trench structured charge-coupled device |
| US4965648A (en) * | 1988-07-07 | 1990-10-23 | Tektronix, Inc. | Tilted channel, serial-parallel-serial, charge-coupled device |
| US4992842A (en) * | 1988-07-07 | 1991-02-12 | Tektronix, Inc. | Charge-coupled device channel with countinously graded built-in potential |
| US4910569A (en) * | 1988-08-29 | 1990-03-20 | Eastman Kodak Company | Charge-coupled device having improved transfer efficiency |
| EP0404306A3 (en) * | 1989-06-19 | 1991-07-17 | Tektronix Inc. | Trench structured charge-coupled device |
| JPH0327539A (ja) * | 1989-06-25 | 1991-02-05 | Sony Corp | 電荷転送装置 |
-
1991
- 1991-05-14 JP JP3109330A patent/JPH04337670A/ja active Pending
-
1992
- 1992-05-07 EP EP92107724A patent/EP0513666A1/en not_active Withdrawn
- 1992-05-12 KR KR1019920007958A patent/KR920022541A/ko not_active Withdrawn
- 1992-05-13 US US07/882,121 patent/US5289022A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022541A (ko) | 1992-12-19 |
| EP0513666A1 (en) | 1992-11-19 |
| US5289022A (en) | 1994-02-22 |
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