JPH03185829A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置さらにはその微細配線技術
に関し１例えばアルミニウム配線によるコンタクトホー
ルやスルーホールの埋め込みに適用して有効な技術に関
する。

〔従来技術〕

半導体集積回路装置のコンタクトホール、或いはスルー
ホールなどの開口を埋め込む方法として。

例えばアルミニウム等の配線材料をスパッタリング法に
より絶縁膜上に堆積させ、この工程において上記絶縁膜
に形成された上記開口を同時に埋め込むという技術が一
般に知られている。ここでスパッタリング法とは、高エ
ネルギのイオンが他の物質に衝突するときにその物質の
原子・分子が弾き飛ばされる現象を利用して所要の膜を
形成する技術である０例えばアルミニウム膜を堆積させ
る場合には、真空チャンバの中に上記アルミニウム膜を
堆積させるべきウェーハとアルミニウムのターゲットを
入れ、加速したアルゴンイオンを上記ターゲットに衝突
させ、弾き飛ばされたアルミニウム分子・原子を上記ウ
ェーハ上に堆積させるものである。通常上記スパッタリ
ング工程は、例えば３００［”Ｃ］程度以下の比較的低
い温度にておこなわれていた。

ところで半導体集積回路装置の集積度が向上するにつれ
配線巾も次第に細くなるため、必然的に開口の径も小さ
くならざるを得ない。例えば１６Ｍビットの記憶容量を
持つＤＲＡＭ　（ダイナミック・ランダム・アクセス・
メモリ）においては開口の径は０．５［μＩＩ］程度に
なるものと予想されている。開口の径が小さくなっても
開口を形成する絶縁膜の厚さは変わらないため、上記開
口の縦横比（所謂アスペクト比）は１〜２になると考え
られる。このように細長く微小な開口の中に上記の方法
にてアルミニウムを埋め込もうとすると、上記アルミニ
ウムのステップカバレージが悪くなり、開口内をアルミ
ニウムにて完全に埋めることが難しく、接触不良の原因
となる。

この問題を解決する手段の一つとして、高温スパッタリ
ング法が考案されている。高温スパッタリング法とは、
アルミニウムを堆積させるべきウェーハの温度を、例え
ば６００［”Ｃ］程度まで上げ、その温度を保ちながら
スパッタリングをおこなうものである。上記ウェーハの
温度がアルミニウムの融点（６６０［’Ｃ］　）に近い
ためウェーハ上に付着したアルミニウムは流動性が高く
なる。

上記流動性の高くなったアルミニウムは、上記アルミニ
ウム下層の絶縁膜の段差部、或いは開口等を埋めるよう
に働き、これら段差部や開口部におけるステップカバレ
ージを向上させる。このことにより、上記アスペクト比
の大きな開口をアルミニウムにて完全に埋めることがで
き、接触不良の発生を防止することができる。また、上
記アルミニウム膜の表面においては、当該アルミニウム
膜下層の段差、開口等に起因する凹凸が減少する。

このことが上記半導体集積回路装置の平坦化に寄与する
。

本願においては、ウェーハ温度を１例えば３００［℃］
以下とする従来のスパッタリング法を低温スパッタリン
グ法とも称するものとする。

尚、アルミニウムの高温スパッタリング法について記載
された文献の例としては、応用物理学会から発行された
「第３４回応用物理学関係連合講演会予稿集Ｊ　１９８
７年３月号Ｐ、５１７の２９Ｐ−Ｂ−８がある。

〔発明が解決しようとする課題〕

スパッタリング法にて形成したアルミニウム膜中の結晶
粒の大きさは、上記アルミニウムを堆積させるべきウェ
ーハの温度が高いほど大きくなるにれはウェーハ温度を
上げることにより、上記ウェーハ上に堆積したアルミニ
ウム結晶に熱エネルギが供給され、上記熱エネルギによ
り隣接する上記結晶周囲に存在する未結合手同志が結合
し、上記結晶粒が大きく成長するためである。

このため所謂高温スパッタリング法にて形成したアルミ
ニウム膜の結晶粒は１通常のスパッタリング法にて堆積
したアルミニウム膜の結晶粒に較べて大きく形成され、
上記結晶粒径が上記アルミニウム膜にて形成されるべき
配線の幅よりも大きくなる場合もある。上記配線幅より
も大きい結晶粒が隣接して形成されると、隣接した２個
の結晶粒同志の粒界が上記配線を横切る所謂バンブー構
造が随所に形成される。アルミニウム配線中に上記バン
ブー構造が形成されると、上記バンブー構造部分でのス
トレスマイグレーションによる断線（以下単にＳＭＤと
も称する）が顕著になり、半導体集積回路装置の信頼性
が低下する。ここでストレスマイグレーションとは、ア
ルミニウム配線にかかる引っ張り力により、それまで結
合していた結晶粒同志が剥離する現象である。半導体集
積回路装置の製造工程においてアルミニウム配線には、
上記配線自身の熱収縮などによる熱応力もしくは残留応
力が生じて、上記アルミニウム配線を所要の長さになる
まで伸ばそうとする引っ張り力が作用する。上記引っ張
り力が上記結晶粒同志の結合力よりも大きければ配線中
の結晶粒同志の剥離が起こる。上記剥離は上記配線の側
面にある結晶粒界に発生し、３個の結晶粒が互いに隣接
する所謂粒界の３重点近傍まで達する。上記剥離した部
分にはくさび状の空隙が形成され、上記空隙により上記
アルミニウム配線の長さが僅かに増加する。上記アルミ
ニウム配線の長さが僅かに増加すれば、上記引っ張り力
が相対的に小さくなり、これにより剥離の進行は上記粒
界の３重点近傍にて停止する。ところで、上記バンブー
構造の部分においては上記粒界の三重点が存在しないた
め、−旦剥離が発生した場合には上記剥離は配線の反対
側にまで達し、上記アルミニウム配線は断線する。

このように、高温スパッタリング法により形成されたア
ルミニウム配線においては、上記配線中の結晶粒が大き
く、バンブー構造が形成され易いため、ＳＭＤに対する
耐性が低いという問題点のあることが本発明者によって
見い出された。

本発明の目的は、高温スパッタリングにて堆積されたア
ルミニウム配線のＳＭＤ耐性を向上させることができる
半導体集積回路装置及びその製造方法を提供する事にあ
る。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、アルミニウム配線を、相対的に結晶粒が大き
いアルミニウム層の上に相対的に結晶粒が小さいアルミ
ニウム層を重ねた２層構造とするものである。このとき
上記相対的に小さな結晶粒を、上記アルミニウム層にて
形成されるべき配線の幅よりも小さな径とすることが望
ましい。

斯る配線構造を得るには、半導体基板を相対的に高い温
度としてスパッタリングをおこない、その後上記半導体
基板を相対的に低い温度としてスパッタリングをおこな
う方法を採用するものである。

〔作　用〕

上記した手段によれば、相対的に結晶粒の小さいアルミ
ニウム膜にて形成した配線においてはバンブー構造が形
成される確率が減少し、相対的に結晶粒の大きいアルミ
ニウム膜にて形成した配線に較べてＳＭＤ耐性が高い。

このため高温スパッタリング法にて形成され、相対的に
結晶粒が太きく　ＳＭＤ耐性の低いアルミニウム膜の上
層に、上記相対的に結晶粒が小さくＳＭＤ耐性の高いア
ルミニウム膜を堆積させ、この２層構造のアルミニウム
膜にて配線を形成することにより、当該配線のＳＭＤ耐
性が向上する。また、上記相対的に結晶粒の小さいアル
ミニウム膜中の結晶粒を、上記アルミニウム配線の幅よ
りも小さくすることが、上記バンブー構造の形成を防止
するよう働くため、上記アルミニウム配線のＳＭＤ耐性
はさらに向上する。

〔実施例〕

第１図には本発明に係るアルミニウム配線を採用したＤ
ＲＡＭの要部の縦断面図が示される。

本図に示すＤＲＡＭは、特に制限されないが、Ｐ−型半
導体基板３の上に形成され、同図にはメモリセル領域１
と１例えばアドレスデコーダのような周辺回路領域２が
代表的に示される。上記メモリセル領域１に形成される
メモリセルはＮチャンネル型選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｉとスタック型蓄積容量Ｃｉとによって構成さ
れる。上記Ｎチャンネル型選択ＭＩＳＦＥＴＱｉはＰ−
型半導体基板３に形成されたＰ型ウェル領域４内に設け
られたＰ０型型半体領域にて成るチャンネルストッパを
兼ねたポテンシャルバリア層６内に形成されている。

上記Ｎチャンネル型選択ＭＩＳＦＥＴＱｉのＮ型半導体
領域にて成るソース領域またはドレイン領域８，９は所
定の間隔を持ってＰウェル領域４内に形成され、その間
には酸化シリコンより成るゲート絶縁膜１２を介して多
結晶シリコンより成るゲート電極１０が形成されている
。上記ゲート電極はワード線と一体に構成されている。

上記ソース領域またはドレイン領域８，９は、不純物濃
度の高いＮ◆型半導体領域８Ａ、９Ａとその両端の不純
物濃度の低いＮ−型半導体領域８Ｂ、９Ｂとで構成され
ている。上記ゲート電極１０上には酸化シリコンにて成
る層間絶縁膜１１が形成され、上記ゲート電極１０及び
上記層間絶縁膜１１の側面には酸化シリコンにて成るサ
イドウオールスペーサ４０が形成されている。上記蓄積
容量Ｃｉは、上記Ｎチャンネル型選択ＭＩＳＦＥＴＱｉ
のソース領域またはドレイン領域９に接触する多結晶シ
リコンより成る第１１！極層１３とその上に堆積された
ナイトライドにて成る誘電体膜１４、さらにその上に形
式された多結晶シリコンより戊る第２電極Ｍ１５にて構
成され、上記層間絶縁膜１１を介して上記ゲート電極１
０上及びワード線３２上に延在形成されている。

尚、７はシリコンの熱酸化膜より威る素子間分離用絶縁
膜である。

周辺回路領域２には、Ｎチャンネル型ＭＩＳＦＥＴＱｎ
、及びＰチャンネル型ＭＩＳＦＥＴＱｐが形成されてお
り、両者はドレイン領域同志が結合されてＣＭＩＳＦＥ
Ｔ　（相補型メタル・インシュレート・セミコンダクタ
形式の電界効果型トランジスタ）回路を形成している。

上記Ｎチャンネル型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは
上記Ｐ型ウェル領域４内に形成されており、Ｎ型半導体
領域にて成るソース領域２６、ドレイン領域２７、及び
酸化シリコンにて成るゲート絶縁膜１２を介して形成さ
れた多結晶シリコンより戒るゲート電極２８より構成さ
れる。上記ソース領域２６、及びドレイン領域２７は、
不純物濃度の高いＮ＋型半導体領域２６Ａ、２７Ａの両
端に不純物濃度の低いＮ−型半導体領域２６Ｂ、２７Ｂ
を持つ所謂ＬＤＤ　（ライトリ・ドープド・ドレイン）
構造となっている。上記Ｐチャンネル型ＭＩＳＦＥＴＱ
ｐはＰ−型半導体基板３に形成されたＮウェル領域５内
に形成されており、Ｐ型半導体領域にて成るソース領域
２９、ドレイン領域３０．及び酸化シリコンにて成るゲ
ート絶縁膜１２を介して形成された多結晶シリコンより
成るゲート電極３１より構成される。

上記ゲート電極２８．３１上には酸化シリコンにて成る
絶縁膜１１が、また上記ゲート電極２８゜３１及び上記
絶縁膜１１側面には酸化シリコンにて成るサイドウオー
ルスペーサ４０が形成されている。上記ソース領域２９
及びドレイン領域３０は、不純物濃度の高いＰ４″型半
導体領域２９Ａ。

３０Ａ両端に不純物濃度の低いＰ−型半導体領域２９Ｂ
、３０Ｂを持つＬＤＤｍ造となっている。

上記メモリセル及び周辺回路は、ボロンを含むリンガラ
ス（以下単にＢＰＳＧとも称する）膜より威る絶縁膜１
７にて覆われ、上記ソース領域またはドレイン領域８、
ソース領域２６，２９、及びドレイン領域２７．３０上
の上記ＢＰＳＧ絶縁膜１７の所要部分にはコンタクトホ
ール１７Ａ〜１７Ｆが開口されている。上記コンタクト
ホール１７Ａ−Ｆを介して上記ソース領域またはドレイ
ン領域８、ソース領域２６．ドレイン領域２７゜３０、
及びソース領域２９に接触するよう第１層目のアルミニ
ウム配線２１〜２５が形式されている。上記アルミニウ
ム配線２１は上記メモリセルにデータの書き込み／読み
出しをおこなうビット線として働く、また、上記アルミ
ニウム配線２４は周辺回路構成用ＭＩＳＦＥＴＱｎ、Ｑ
ｐのドレイン領域同志の接続電極として働く。

上記第１層目のアルミニウム配線２１〜２５の上層には
酸化シリコンにて成る層間絶縁膜２０が堆積されており
、上記層間絶縁［２０の上記アルミニウム配ａ２４上の
所要位置にはスルーホール２０Ａが開口されている。上
記層間絶縁膜２０の上層には第２層目のアルミニウム配
線３３，３４゜３５が形成されており、上記アルミニウ
ム配線３５は、上記スルーホール２０Ａを介して下層の
上記アルミニウム配線２４に接続されている。上記第２
層目のアルミニウム配線３３，３４．３５上層にはナイ
トライドにて成るパッシベーション膜３６が堆積されて
いる。

上記アルミニウム配線２１〜２５．３３〜３５は２層構
造にて構成されており、下層に形成された相対的に結晶
粒の大きなアルミニウム［９％１８と、その上層に形成
された相対的に結晶粒の小さなアルミニウム膜１９にて
構成されている。上記アルミニウム膜１８は高温スパッ
タリング法により堆積されたものであり、その結晶粒は
上記アルミニウム配線の幅よりも大きく形式されている
。また、上記アルミニウム膜１９は低温スパッタリング
法により堆積されたものであり、その結晶粒は上記アル
ミニウム配線の幅よりも小さく形成されている。高温ス
パッタリング工程において、上記アルミニウム膜１８は
その高い温度により流動性が高くなるため、上記ＢＰＳ
Ｇ絶縁膜１７、層間絶縁膜２０の段差部分や開口部にお
けるステップカバレージが良好となり、上記コンタクト
ホール１７Ａ−１７Ｆ、及びスルーホール２０Ａは上記
アルミニウム配線２１〜２５．３５にて完全に埋め込ま
れ、上記コンタクトホール、スルーホール直上の上記ア
ルミニウム配線の表面もほぼ平坦になっている。

上記アルミニウム配線の下層を威すアルミニウム膜１８
中の結晶粒は上記配線の幅よりも大きいため、結晶粒界
が当該配線を横切る所謂バンブー構造が上記アルミニウ
ム膜１８の随所に形成されている。上記バンブー構造の
部分においては、ストレスマイグレーションによる結晶
粒同志の剥離及びそれに起因する・断線が発生し易く、
当該アルミニウム膜１８のＳＭＤ耐性は低い、ところで
、上記アルミニウム配線の上層を威すアルミニウム膜１
９中の結晶粒の大きさは上記アルミニウム配置１Ａ２１
〜２５．３３〜３５の幅よりも小さいため当該アルミニ
ウム膜１９に上記バンブー構造が形成されることはなく
、ＳＭＤ耐性は高く保たれている。上記ＳＭＤ耐性の高
い上層のアルミニウム膜１９は、下層のアルミニウム膜
１８のＳＭＤ耐性の低さを補うように働き、当該アルミ
ニウム配線のＳＭＤ耐性を向上させることができる。

次に、第１図に示されるＤＲＡＭの製造工程を第２図（
ａ）〜（ｆ）に基づいて説明する。

第２図（ａ）に示すように、Ｐ″″型半導体基板３内に
、Ｐ型不純物を低濃度に拡散させたＰ型ウェル領域４及
びＮ型不純物を拡散させたＮ型ウェル領域５を形成し、
上記Ｐ型ウェル領域４内の所要領域にＰ型不純物をさら
に高濃度に拡散させ、チャンネルストッパを兼ねたポテ
ンシャルバリア領域６を形成する。次に上記基板表面の
所要部分に酸化シリコンにて成る素子間分離用絶縁膜７
゜及び後工程にて形成するＭＩＳＦＥＴのゲート絶縁膜
１２となる酸化シリコン膜を゛形成する。次に。

ゲート絶縁膜１２上及び素子間分離用絶縁膜７を含む上
記基板全面に、ゲート電極及びワード線となる多結晶シ
リコン膜を形成する。続いて、上記多結晶シリコン膜の
上に酸化シリコン膜を堆積させ、層間絶縁膜１１を形成
する。さらに上記多結晶シリコン膜、眉間絶縁膜１１を
順次エツチングし、ゲート電極１０，２８，３１及びワ
ード線３２を形成する。上記層間絶縁［１１１及び上記
多結晶シリコン膜は重ね切りされているので、ゲート電
極１０．２８．３１及びワード線３２の上層に同一形状
の層間絶縁膜１１が残存する。次に素子間分離用絶縁膜
７、ゲート電極１０．２８及びワード線３２をマスクと
して用い、半導体基板３の主面部に選択的にＮ型不純物
を導入する。これにより本図には示されないＭＩＳＦＥ
ＴＱｉ、Ｑｎのソース領域またはドレイン領域となるＮ
−型半導体領域８Ｂ、９Ｂ、２６Ｂ、２７Ｂを形成する
。

さらに素子分離用絶縁膜７、ゲート電極３１をマスクと
して用い、半導体基板３の主面部に選択的にＰ型不純物
を導入する。これにより本図には示されないＭＩＳＦＥ
ＴＱｐのソース領域またはドレイン領域となるＰ−型半
導体領域２９Ｂ、３０Ｂを形成する。

次に第２図（ｂ）に示すように、半導体基板主面上に酸
化シリコン膜を全面堆積させた後反応性イオンエツチン
グをおこない、上記ゲート電極ｌＯ，２８，３１、ワー
ド線３２、及び眉間絶縁膜１１側面に、エツチング残り
となるサイドウオールスペーサ４０を形成する。

次に第２図（ｃ）に示すように、上記層間絶縁膜１１、
サイドウオールスペーサ４０等を含む半導体基板主面上
に、酸化シリコンにて戒る層間絶縁膜１９を形成する。

次に、蓄積容量を形成すべき領域上の上記層間絶縁膜１
９の所要部分を除去した後、多結晶シリコン膜を全面堆
積させ、エツチングをおこなうことにより、第１電極層
１３を形成する。上記第１電極層１３は、その中央部に
て上記Ｎ−型半導体領域９Ｂに接続され１両端が層間絶
縁膜１１及び１９を介してゲート電極１０ならびワード
線３２上に延在形成されている。上記多結晶シリコンに
て威る第１電極［１１３は、スチーム酸化により表面に
酸化シリコン膜を形成した後、抵抗値を低減するために
、Ｎ型不純物を導入し、熱処理をおこなった後に上記酸
化シリコン膜を除去することによって形成されている。

上記熱処理工程により、上記第１電極層１３に導入され
たＮ型不純物が上記Ｎ−型半導体領域９Ｂ内に拡散され
てＮ十型半導体領域９Ａが形成される。

次に第２図（ｄ）に示すように、上記第１電極ＷＪ１３
上に蓄積容量Ｃｉを形成する。まず第１電極層１３を含
む基、板金体に誘電体膜１４を形成する。上記誘電体膜
１４はナイトライド膜の表面に酸化シリコン膜を形成さ
せた２層構造となっている。さらに上記誘電体膜１４上
に第２電極層１５を構成する多結晶シリコン膜を全面堆
積させる。

次に上記多結晶シリコン膜、誘電体膜１４及び層間絶縁
膜１９をエツチングすることにより、所要の形状を持つ
蓄積容量Ｃｉを形成する。

次に第２図（ｅ）に示すように、上記サイドウオールス
ペーサ４０、ゲート電極２８及び層間絶縁膜１１をマス
クとしてＮ−型半導体領域２６Ｂ。

２７Ｂ内の所要部分にＮ型不純物を高濃度に導入し、Ｎ
＋型半導体領域２６Ａ、２７Ａを形成する。

これによりソース領域及びドレイン領域２６．２７のＬ
ＤＤ構造が略完成する。また上記サイドウオールスペー
サ４０、ゲート電極３１及び層間絶縁［１１をマスクと
してＰ−型半導体領域２９Ｂ、３０Ｂ内の所要部分にＰ
型不純物を導入し、Ｐ＋型半導体領域２９Ａ、３０Ａを
形成してソース領域及びドレイン領域２９．３０のＬＤ
Ｄ構造が略完成する。

次に、上記蓄積容量Ｃｉ、絶縁膜１１を含む半導体基板
主面上にＢＰＳＧ膜を全面堆積させ、Ｂｐｓａ絶縁膜１
７を形成する。次に上記ＢＰＳＧ絶縁膜１７の、上記ソ
ース領域またはドレイン領域となるＮ“型半導体領域８
Ａ、２６Ａ、２７Ａ、及びＰ＋型半導体領域２９Ａ、３
０Ａ上の所要部分にコンタクトホール１７Ａ−Ｆを開口
する。この後、上記コンタクトホールを介して露呈して
いるＮ−型半導体領域８Ｂに、Ｎ型不純物を高濃度に導
入し、Ｎ＋型半導体領域８Ａを形成する。これはソース
領域またはドレイン領域８におけるアルミニウム配線の
突き抜けを防止するためである。

上記不純物導入と同一の工程にて、上記ソース領域２６
、上記ドレイン領域２７にＮ型不純物を高濃度に導入し
てもよい。

次に第２図（ｆ）に示すように、上記ＢＰＳＧ絶縁膜１
７上層にアルミニウム膜１８．１９を全面堆積させる。

まず上記半導体基板３を真空チャンバ内に置き、ヒータ
等により上記半導体基板３を、例えば６００［’Ｃ］程
度に熱しながら高温スパッタリングをおこない、アルミ
ニウム膜１８を堆積させる。上記工程においては上記半
導体基板３の温度がアルミニウムの融点に近いため、上
記半導体基板に付着したアルミニウムは流動性が高くな
り、上記ＢＰＳＧ絶縁膜１７の段差部や、コンタクトホ
ール１７Ａ〜１７Ｆにおけるステップカバレージが良好
となる。このため上記コンタクトホール１７Ａ〜１７Ｆ
は上記アルミニウム膜１８にて完全に埋め込まれ、上記
コンタクトホール直上の上記アルミニウム膜１８の表面
は概ね平坦になっている。また、上記高温スパッタリン
グ工程においては半導体基板の温度が高いため、上記基
板上に堆積したアルミニウムの結晶粒には隣接する結晶
粒と結合するために必要な熱エネルギが与えられ、上記
アルミニウムの結晶粒は大きく成長する。

次に、上記半導体基板の温度を室温程度に下げて低温ス
パッタリングをおこない、アルミニウム膜１９を堆積さ
せる。上記アルミニウム膜１９中の結晶粒は、隣接する
結晶粒同志が充分な熱エネルギを与えられないために上
記アルミニウム膜１８中の結晶粒に較べて小さく形成さ
れている。本実施例においては、上記アルミニウム膜１
９中の結晶粒は、上記アルミニウム膜１８．１９にて形
成されるべき配線の幅よりも小さく形成されている。

次に第２図（ｇ）に示すように上記アルミニウム膜１８
．１９をエツチングすることによって、上記コンタクト
ホール１７Ａ−Ｆを介して上記ソース領域またはドレイ
ン領域８、ソース領域２６、ドレイン領域２７．３０ソ
ース領域２９に接続する２層構造のアルミニウム配１Ｉ
Ａ２１〜２５を形成する。

上記２層構造のアルミニウム配線２１〜２５の下層を威
すアルミニウム膜１８中の結晶粒径は、上記アルミニウ
ム配線２１〜２５の幅よりも大きいため、上記結晶の粒
界が上記アルミニウム配線を横切る所謂バンブー構造が
随所に形成されており、ＳＭＤ耐性は相対的に低い。ま
た、上記アルミニウム配線２１〜２５の上層を成すアル
ミニウム膜１９の結晶の粒径は、上記アルミニウム配線
２１〜２５の幅よりも小さいため、」二記バンブー構造
が形成されることもなくＳＭＤ耐性は相対的に高くなっ
ている。上記上層に配置されＳＭＤ耐性が相対的に高い
アルミニウム膜１９は、下層のアルミニウムｒＩＡ１８
のＳＭＤ耐性の低さを補うように働く。アルミニウム自
身の持つ応力等により上記下層のアルミニウム膜１８に
引っ張り応力が加わっても、ＳＭＤ耐性の高い上記上層
のアルミニウム膜１９が、下層のアルミニウム膜１８の
移動・剥離を抑制する。また、万一下層のアルミニウム
膜１８のバンブー構造部分にてボイドによる断線が発生
しても、上記上層のアルミニウム膜１９は当該配線の完
全断線を防止することができる。

このことが上記アルミニウム配線全体のＳＭＤ耐性を高
く保たせている。

また、上記高温スパッタリング法にて堆積されたアルミ
ニウム膜１８の表面は、コンタクトホール１７Ａ〜１７
Ｆ直上においても概ね平坦であるため、上記アルミニウ
ム配線２１〜２５表面にはコンタクトホール等に起因す
る凹凸は形成されず、このことが上記ＤＲＡＭの平坦化
に寄与する。

次に第２図（ｈ）に示すように上記アルミニウム配線２
１〜２５を含む上記ＢＰＳＧ絶縁膜１７上層に、酸化シ
リコンにて成る層間絶縁膜２０を堆積させ、上記アルミ
ニウム配線２４上の上記層間絶縁膜２０の所要の位置に
スルーホール２０Ａを開口する。次に上記層間絶縁膜２
０上に、第１層目の配線層と同様に高温スパッタリング
法によるアルミニウム幕１８．低温スパッタリング法に
よるアルミニウム幕１９を全面堆積させ、エツチングに
よってアルミニウム配線３３，３４．３５を形成する。

上記アルミニウム配線３５は上記スルーホール２０Ａを
介して下層のアルミニウム配線２４と接続されている。

上記実施例によれば、以下の作用効果を得るものである
。

（１）配線の上層を威すアルミニウム膜１９は低温スパ
ッタリング法により堆積され、その結晶粒は上記配線の
幅よりも小さいため、当該アルミニウム膜１９中にはバ
ンブー構造は形成されずＳＭＤ耐性が高い。このため上
記アルミニウム膜１９は、高温スパッタリング法にて上
記配線の下層に形成され相対的に結晶粒が大きいアルミ
ニウム膜１８のＳＭＤ耐性の低さを補い、上記配線のＳ
ＭＤ耐性を高く保つことができる。

（２）高温スパッタリングにて形成されるアルミニウム
膜１８は、コンタクトホール１７Ａ−１７Ｆ、スルーホ
ール２ＯＡを完全に埋め込むことができるとともに、下
地膜の凹凸を緩和するように働く。また、上記開口直上
の上記アルミニウム膜１８表面は平坦に形成される。こ
れらのことが、半導体集積回路装置の表面を平坦にする
ように働く。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。

例えば本発明をコンタクトコードマスク方式のマスクＲ
ＯＭに適用した場合には、上記配線表面がコンタクトホ
ールの有無にかかわらず平坦に形成されるため、上記配
線表面の外観検査にては上記マスクＲＯＭに格納された
情報を解読することが困難となり、上記情報の機密を保
持することができる。

また、本実施例に示したＤＲＡＭはスタック構造の蓄積
容量を持つものとしたが、必ずしもこれに限定されるも
のではなく、プレーナ型、或いはトレンチ型の蓄積容量
を適宜採用することもできる。

また、本実施例における配線層は２層配線としたが、必
ずしもこれに限定されるものではなく、３層以上の多層
配線構造を適宜採用することもできる。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるＤＲＡＭに適用す
る場合について説明したが、本発明はそれに限定される
ものではなく、その他各種の半導体集積回路装置に広く
利用することができる。本発明は少なくともアルミニウ
ム配線を持つ条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

すなわち、高温スパッタリング法を用いて配線となるべ
きアルミニウム膜を形成するにあたり、まず半導体基板
を相対的に高い温度としてスパッタリングをおこない１
次に上記半導体基板を相対的に低い温度としてスパッタ
リングをおこなうことにより、相対的に結晶粒が大きく
バンブー構造が形成され易＜ＳＭＤ耐性の低いアルミニ
ウム膜の上層に、相対的に結晶粒が小さくバンブー構造
が形成されに＜＜ＳＭＤ耐性の高いアルミニウム膜を堆
積させた２相構造の配線を形成することができる。上記
相対的に結晶粒が小さくＳＭＤ耐性の高いアルミニウム
膜は、高温スパッタリング法にて下層に形成されたアル
ミニウム膜のＳＭＤ耐性の低さを補い、上記配線のＳＭ
Ｄ耐性を高く保つことができるという効果がある。

また、上記相対的に小さな結晶粒を上記アルミニウム膜
にて形成される配線の幅よりも小さくすることにより、
上記配線中のバンブー構造形成を完全に防止することが
でき、上記配線のＳＭＤ耐性をさらに向上させることが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明に係るアルミニウム配線を備えたＤＲＡ
Ｍの要部の縦断面図、 第２図（ａ）〜（ｈ）は第１図に示すＤＲＡＭの製造工
程を順次示す縦断面図である。 ３・・・半導体基板、１７Ａ〜１７Ｆ・・・コンタクト
ホール、１８，１９・・・アルミニウム膜、２０Ａ・・
・スルーホール、２１〜２５．３３〜３５・・・アルミ
ニウム配線。

Claims (1)

1. 【特許請求の範囲】 １、相対的に結晶粒が大きいアルミニウム層の上層に、
   相対的に結晶粒が小さいアルミニウム層を堆積させた２
   層構造のアルミニウム配線を備えて成る半導体集積回路
   装置。 ２、上記上層のアルミニウム層に形成された結晶粒は、
   上記アルミニウム層にて形成されるべき配線の幅よりも
   小さな径である請求項１記載の半導体集積回路装置。 ３、スパッタリング法にて配線材料となるアルミニウム
   を堆積させる配線工程を含む半導体集積回路装置の製造
   方法において、上記半導体集積回路装置が形成されるべ
   き半導体基板を相対的に高い温度としてスパッタリング
   を行って第１のアルミニウム配線層を形成し、その後、
   上記半導体基板を相対的に低い温度としてスパッタリン
   グを行って、上記第１のアルミニウム層の上層に第２の
   アルミニウム配線層を形成する工程を含む半導体集積回
   路装置の製造方法。