JPH03185900A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03185900A JPH03185900A JP1323745A JP32374589A JPH03185900A JP H03185900 A JPH03185900 A JP H03185900A JP 1323745 A JP1323745 A JP 1323745A JP 32374589 A JP32374589 A JP 32374589A JP H03185900 A JPH03185900 A JP H03185900A
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- JP
- Japan
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- ingot
- chips
- polyhedron
- cooling
- wiring metal
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Cooling Or The Like Of Electrical Apparatus (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路（ＩＣ）の高密度実装技術、特に、冷
却効率を損なうことなくシリコンＩＣの高密度実装を行
うために用いて効果のある技術に関するものである。
却効率を損なうことなくシリコンＩＣの高密度実装を行
うために用いて効果のある技術に関するものである。
従来、集積回路の実装は、−級に半導体チップをＤＩＰ
（デュアル・イン・ライン・パッケージ）あるいはＬ
ＣＣ（リードレス・チップキャリア）などのパフケージ
に封止し、このパッケージを樹脂系のプリント配線基板
上にはんだ付けすることにより行っている。
（デュアル・イン・ライン・パッケージ）あるいはＬ
ＣＣ（リードレス・チップキャリア）などのパフケージ
に封止し、このパッケージを樹脂系のプリント配線基板
上にはんだ付けすることにより行っている。
ところで、本発明者は、半導体装置の高密度実装の向上
について検討した。
について検討した。
以下は、本発明者によって検討された技術であり、その
概要は次の通りである。
概要は次の通りである。
例えば、大型コンピュータなどのように、高密度に実装
された半導体装置にあっては、端子（あるいは電極）数
が多くなり、基板側との接続が従来の方法では難しい。
された半導体装置にあっては、端子（あるいは電極）数
が多くなり、基板側との接続が従来の方法では難しい。
そこで、例えば、ＣＣＢ （Ｃｏｎｔｒｏｌｌｅｄ Ｃ
ｏ１１ａｐｓｅ Ｂｏｎｄｉｎｇ）法を用いて実装を行
っている。この方法は、半導体素子の表面に内部の入出
カバターンに接続させて銅ボールあるいはパッドを形成
し、！れを基板の導体に対しはんだ合金によってはんだ
付けするものである。
ｏ１１ａｐｓｅ Ｂｏｎｄｉｎｇ）法を用いて実装を行
っている。この方法は、半導体素子の表面に内部の入出
カバターンに接続させて銅ボールあるいはパッドを形成
し、！れを基板の導体に対しはんだ合金によってはんだ
付けするものである。
このようなＣＣＢに関する実装技術は、例えば、応用技
術出版（株式会社日立製作所半導体事業部鳩〉、「表面
実装形ＬＳＩパッケージの実装とその信頼性向上」に記
載がある。
術出版（株式会社日立製作所半導体事業部鳩〉、「表面
実装形ＬＳＩパッケージの実装とその信頼性向上」に記
載がある。
〔発明が解決しようとする課題〕
ところが、前記の如＜ＣＣＢを用いた実装手段は、ＤＩ
ＰやＬＣＣに比べて高密度実装が図れるものの、平面上
に実装する点では変わらず、実装密度の向上に限界があ
る。この不具合を解消するものとして、ＬＣＣ，ＺＩＰ
（ジグザグ・インラインパッケージ〉などを所定数装着
したサブ基板の複数をメイン基板に直立実装させて立体
的に実装する方法が提案されている（例えば、日経エレ
クトロニクス、１９８’７，９．７ （ｋ４２９）に
記載がある）。しかし、この場合も平板状のものを立体
的に組み合わせることを基本としており、高実装化に限
界があると共に通風が阻害され、冷却方法が限られる（
風冷のみ）という問題のあることが本発明者によって見
出された。
ＰやＬＣＣに比べて高密度実装が図れるものの、平面上
に実装する点では変わらず、実装密度の向上に限界があ
る。この不具合を解消するものとして、ＬＣＣ，ＺＩＰ
（ジグザグ・インラインパッケージ〉などを所定数装着
したサブ基板の複数をメイン基板に直立実装させて立体
的に実装する方法が提案されている（例えば、日経エレ
クトロニクス、１９８’７，９．７ （ｋ４２９）に
記載がある）。しかし、この場合も平板状のものを立体
的に組み合わせることを基本としており、高実装化に限
界があると共に通風が阻害され、冷却方法が限られる（
風冷のみ）という問題のあることが本発明者によって見
出された。
そこで、本発明の目的は、半導体装置の高密度実装及び
高効率冷却を同時に達成することのできる技術を提供す
ることにある。
高効率冷却を同時に達成することのできる技術を提供す
ることにある。
本発明の他の目的は、高密度実装及び高効率冷却を同時
に連成することのできる半導体装置の製造技術を提供す
ることにある。
に連成することのできる半導体装置の製造技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下の通りである。
要を簡単に説明すれば、以下の通りである。
すなわち、多面体、円柱体または球体を成したインゴッ
トの外表面に所定のパターンによる配線金属を形成し、
さらに該配線金属に接続される半導体チップを前記イン
ゴットの外表面に実装するようにしている。
トの外表面に所定のパターンによる配線金属を形成し、
さらに該配線金属に接続される半導体チップを前記イン
ゴットの外表面に実装するようにしている。
上記した手段によれば、基板として機能し、更には冷却
用部材として機能するインゴットに配線金属を形成なら
びにＩＣチップを実装し、立体構造にして単位面積当た
りの実装密度を上げている。
用部材として機能するインゴットに配線金属を形成なら
びにＩＣチップを実装し、立体構造にして単位面積当た
りの実装密度を上げている。
したがって、パッケージを不要にし、実装密度の向上な
らびに小型軽量化、さらには高速化を図ることが可能に
なる。
らびに小型軽量化、さらには高速化を図ることが可能に
なる。
〔実施例１〕
第１図は本発明の一実施例を示す斜視図である。
また、第２１！Ｉは本発明に係るインゴットの外観を示
す斜視図、第３図はＩＣチップの１つに接続するための
配線パターンを示す平面図である。
す斜視図、第３図はＩＣチップの１つに接続するための
配線パターンを示す平面図である。
第１図に示すように、中空で多面体のシリコンインゴッ
ト１の外表面の全周に所定の配置間隔によりＩＣチップ
２が貼着されている。インゴット１は、例えば第２図に
示すように、面取り加工によって６角柱に外形が整えら
れ、その外径及び長さは実装密度に応じた寸法にされる
が、中空部３の径は後記する冷却の効果をよくするため
に比較的大きくとられている。
ト１の外表面の全周に所定の配置間隔によりＩＣチップ
２が貼着されている。インゴット１は、例えば第２図に
示すように、面取り加工によって６角柱に外形が整えら
れ、その外径及び長さは実装密度に応じた寸法にされる
が、中空部３の径は後記する冷却の効果をよくするため
に比較的大きくとられている。
ＩＣチップ２は、後記するように周辺部にパッドを有し
、このパッドとインゴットｌの表面に形成された第３図
の様なパターンによる配線金属４とがボンディングワイ
ヤによって電気的に接続さレル。配線金属４の各先端に
は、ボンディングワイヤを接続するためのパッド４ａが
形成されている。また、配線金属４はＡＩ（アルミニウ
ム）、Ａｕ （金）などが用いられ、回路構成に応じて
隣接するインゴツト面などの他の面にまで布線されるこ
とも、更には一周するように布線されることもある。
、このパッドとインゴットｌの表面に形成された第３図
の様なパターンによる配線金属４とがボンディングワイ
ヤによって電気的に接続さレル。配線金属４の各先端に
は、ボンディングワイヤを接続するためのパッド４ａが
形成されている。また、配線金属４はＡＩ（アルミニウ
ム）、Ａｕ （金）などが用いられ、回路構成に応じて
隣接するインゴツト面などの他の面にまで布線されるこ
とも、更には一周するように布線されることもある。
ＩＣチップ２の各々は、通常の半導体素子の動作と同様
にインゴット１上に直接に形威される。
にインゴット１上に直接に形威される。
ＩＣチップ２の数が多く、かつインゴット１の全周にＩ
Ｃチップ２が形成された場合、その動作時の発熱はかな
りのものとなる。そこで、インゴット１の中空内には、
冷却媒体（空気などの気体あるいは水などの液体）が通
流され、これによって冷却が行われるようにしている。
Ｃチップ２が形成された場合、その動作時の発熱はかな
りのものとなる。そこで、インゴット１の中空内には、
冷却媒体（空気などの気体あるいは水などの液体）が通
流され、これによって冷却が行われるようにしている。
次に、上記構成による実施例の製造工程について、第２
図〜第７肉を参照して説明する。
図〜第７肉を参照して説明する。
まず、第２図に示すように、シリコンによるインゴット
１が多面体となるように面取り加工（本実施例では６面
体）を行うと共に、軸心を中心にして内部を貫通するよ
うにくり抜いて中空にする。
１が多面体となるように面取り加工（本実施例では６面
体）を行うと共に、軸心を中心にして内部を貫通するよ
うにくり抜いて中空にする。
また、面取りしたインゴット表面５は、普通のシリコン
ウェハと同様に、鏡面仕上げを行う。
ウェハと同様に、鏡面仕上げを行う。
次に、第３図に示すような配線金属４を、第４図のよう
に形成する。すなわち、まずインゴット表面５に、ＩＣ
チップ２が装着される部分を除いてＰＳＧ （リンガラ
ス〉による層間膜６を形成し、この層間膜６上に配線金
属４を形成する。ついで、配線金属４上にＰＳＧによる
保護膜７を形成する。
に形成する。すなわち、まずインゴット表面５に、ＩＣ
チップ２が装着される部分を除いてＰＳＧ （リンガラ
ス〉による層間膜６を形成し、この層間膜６上に配線金
属４を形成する。ついで、配線金属４上にＰＳＧによる
保護膜７を形成する。
この配線金属４を形成するプロセスとしては、絶縁膜デ
ポジション、ホトリソグラフィ、エツチング、配線金属
デポジションなどを用いて行うことができる。なお、層
間膜６及び保護膜７は、ＰＳＧのほか５ｉｎｓや５ｉＮ
（窒化膜〉を用いることもできる。
ポジション、ホトリソグラフィ、エツチング、配線金属
デポジションなどを用いて行うことができる。なお、層
間膜６及び保護膜７は、ＰＳＧのほか５ｉｎｓや５ｉＮ
（窒化膜〉を用いることもできる。
次に、第５図に示すように、インゴット１のインゴット
表面５の各々に対し、９Ｊ４図で配線金属４が形成され
なかった領域にＩＣチップ２が、Ａｇペースト、Ａｕ−
３ｎ共晶などを用いて貼着される。この後、第６図に示
すように、ポンディングワイヤ８によってＩＣチップ２
のパッド９と配線金＊４のパッド４ａとを電気的に接続
することにより、第１図で示した半導体装置が完成する
。
表面５の各々に対し、９Ｊ４図で配線金属４が形成され
なかった領域にＩＣチップ２が、Ａｇペースト、Ａｕ−
３ｎ共晶などを用いて貼着される。この後、第６図に示
すように、ポンディングワイヤ８によってＩＣチップ２
のパッド９と配線金＊４のパッド４ａとを電気的に接続
することにより、第１図で示した半導体装置が完成する
。
この状態を側面から見たのが第７図（断面図）である。
なお、実際の機器への設置においては、中空部３に冷却
媒体を通流させるための配管などが接続され、また、配
管には冷却媒体を強制循環させるためのポンプが接続さ
れる。
媒体を通流させるための配管などが接続され、また、配
管には冷却媒体を強制循環させるためのポンプが接続さ
れる。
上記の実施例によれば、パッケージを用いることなく、
ＩＣチップを直接実装しているため、パッケージのため
に取られていたスペースが節約でき、この分を実装スペ
ースに活用できると共に小型軽量化を図ることができる
。また、インゴットｌの多面体の各面を１枚の基板と見
なすと、これらが円形に密着固定されたことになり、か
つ隣接間を配線金属４で接続できるため、配線を最短に
することができる。この結果、配線長に起因する信号遅
延をなくすことができ、高速処理が可能になる。
ＩＣチップを直接実装しているため、パッケージのため
に取られていたスペースが節約でき、この分を実装スペ
ースに活用できると共に小型軽量化を図ることができる
。また、インゴットｌの多面体の各面を１枚の基板と見
なすと、これらが円形に密着固定されたことになり、か
つ隣接間を配線金属４で接続できるため、配線を最短に
することができる。この結果、配線長に起因する信号遅
延をなくすことができ、高速処理が可能になる。
また、多面体の１面ごとにコンピュータの１または複数
の機能ブロックを構成する回路を割当て（例えば、第１
面にＣＰＵ部、第２面にメモリ部、第３面に周辺回路な
ど）、１つのインゴットが全体として少なくとも１つの
コンピユータを形成することにより、上記したように信
号遅延のない高性能のコンピュータを得ることができる
。特に、スーパーコンピュータの構築に適している。
の機能ブロックを構成する回路を割当て（例えば、第１
面にＣＰＵ部、第２面にメモリ部、第３面に周辺回路な
ど）、１つのインゴットが全体として少なくとも１つの
コンピユータを形成することにより、上記したように信
号遅延のない高性能のコンピュータを得ることができる
。特に、スーパーコンピュータの構築に適している。
Ｃ実施例２〕
第８図は本発明の他の実施例を示す斜視図である。
本実施例は、前記実施例がインゴット１に中空の角柱筒
を用いていたのに対し、円柱形としく材料はインゴット
ｌと同一〉、そのインゴット１０の両端の平坦面にＩＣ
チップ２を装着し、軸心に対し直交する貫通孔１１ （
１または複数）を胴部に形威し、この貫通孔１１を冷却
通路として用いるようにしたことを特徴とする。
を用いていたのに対し、円柱形としく材料はインゴット
ｌと同一〉、そのインゴット１０の両端の平坦面にＩＣ
チップ２を装着し、軸心に対し直交する貫通孔１１ （
１または複数）を胴部に形威し、この貫通孔１１を冷却
通路として用いるようにしたことを特徴とする。
この実施例は、前記実施例に比べ実装面積が少ないので
実装密度は低下するが、面取り加工が不要であるため、
製作は容易になる。なお、製造方法は第２図〜第６図に
準じて行われる。
実装密度は低下するが、面取り加工が不要であるため、
製作は容易になる。なお、製造方法は第２図〜第６図に
準じて行われる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
例えば、上記実施例においては、インゴット１を６面に
する例を示したが、これに限らず任意にすることができ
る。また、インゴット１の各面の全域を平坦にして必要
数のＩＣチップ２を貼着するものとしたが、全面を平坦
にせず、ＩＣチップ２の貼着面のみを平坦にするように
してもよい。
する例を示したが、これに限らず任意にすることができ
る。また、インゴット１の各面の全域を平坦にして必要
数のＩＣチップ２を貼着するものとしたが、全面を平坦
にせず、ＩＣチップ２の貼着面のみを平坦にするように
してもよい。
さらに、インゴット１は、角柱形のほか球体、四角形な
どの多面体にすることができる。
どの多面体にすることができる。
また、中空部３に冷却媒体を、強制的に通流させるもの
としたが、自、黙過風であってもよい。
としたが、自、黙過風であってもよい。
さらに、インゴットにシリコン（Ｓｉ）を用いたが、こ
れに限定されるものではない。また、円柱状のインゴッ
トから面取りをして角柱にする例を示したが、面数に応
じた数の板（６面体であれば６枚〉を張り合わせて中空
円筒形にしてもよい。
れに限定されるものではない。また、円柱状のインゴッ
トから面取りをして角柱にする例を示したが、面数に応
じた数の板（６面体であれば６枚〉を張り合わせて中空
円筒形にしてもよい。
この場合、板の材料としては、熱膨張係数が各々等しく
、かつ熱抵抗の低いもの、例えば、ＳｉＣ。
、かつ熱抵抗の低いもの、例えば、ＳｉＣ。
ＡＩＮなどを用いるのが望ましい。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、多面体、円柱体または球体を威したインゴッ
トの外表面に所定のパターンによる配線金属を形威し、
さらに核配線金属に接続される半導体チップを前記イン
ゴットの外表面に実装するようにしたので、パッケージ
を不要にし、実装密度の向上ならびに小型軽量化、さら
には高速化を図ることが可能になる。
トの外表面に所定のパターンによる配線金属を形威し、
さらに核配線金属に接続される半導体チップを前記イン
ゴットの外表面に実装するようにしたので、パッケージ
を不要にし、実装密度の向上ならびに小型軽量化、さら
には高速化を図ることが可能になる。
第１図は本発明の一実施例を示す斜視図、第２図は本発
明に係るインゴットの外観を示す斜視図、 第３図はＩＣチップの１つに接続するための配線パター
ンを示す平面図、 第４図は層間膜、配線金属、保護膜の各々の形成機の状
態を示す断面図、 第５図はインゴットにＩＣチップを実装した状態を示す
斜視図、 第６図はＩＣチップのパッドと配線金属のパッドとをポ
ンディングワイヤで接続した状態を示す平面図、 第７図は第６図の■−■矢視断面図、 第８図は本発明の他の実施例を示す斜視図である。 １．１０・・・インゴット、２・・・ＩＣチップ、３・
・・中空部、４・・・配線金属、４ａ。 ９・・・パッド、５・・・インゴット表面、６・・・層
間膜、７・・・保護膜、８・・・ボンディングワイヤ、
１１・・・貫通孔。 第 図 第２図 ２：ＩＣチップ ５：インコット表印 第３図 １／１４図 第５図 第６図
明に係るインゴットの外観を示す斜視図、 第３図はＩＣチップの１つに接続するための配線パター
ンを示す平面図、 第４図は層間膜、配線金属、保護膜の各々の形成機の状
態を示す断面図、 第５図はインゴットにＩＣチップを実装した状態を示す
斜視図、 第６図はＩＣチップのパッドと配線金属のパッドとをポ
ンディングワイヤで接続した状態を示す平面図、 第７図は第６図の■−■矢視断面図、 第８図は本発明の他の実施例を示す斜視図である。 １．１０・・・インゴット、２・・・ＩＣチップ、３・
・・中空部、４・・・配線金属、４ａ。 ９・・・パッド、５・・・インゴット表面、６・・・層
間膜、７・・・保護膜、８・・・ボンディングワイヤ、
１１・・・貫通孔。 第 図 第２図 ２：ＩＣチップ ５：インコット表印 第３図 １／１４図 第５図 第６図
Claims (5)
- １．多面体、円柱体または球体を成したインゴットの外
表面に所定のパターンによる配線金属を形成し、さらに
該配線金属に接続される半導体チップを前記インゴット
の外表面に実装することを特徴とする半導体装置。 - ２．前記多面体が、面数に応じた数の板を張り合わせて
構成されることを特徴とする請求項１記載の半導体装置
。 - ３．前記多面体の中心に貫通穴を設け、これを冷却媒体
通路として用いることを特徴とする請求項１記載の半導
体装置。 - ４．前記多面体の１面ごとにコンピュータの１または複
数の機能ブロックを構成する回路を割当て、１つの多面
体が全体として少なくとも１つのコンピュータを形成す
ることを特徴とする請求項１記載の半導体装置。 - ５．少なくともＩＣチップの装着される領域を平坦にし
たインゴットの外表面に、要求する回路に応じた配線パ
ターンを形成すると共に前記ＩＣチップを実装し、該Ｉ
Ｃチップのパッドと前記配線パターンのパッドとをボン
ディングワイヤで電気的に接続することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323745A JPH03185900A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323745A JPH03185900A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185900A true JPH03185900A (ja) | 1991-08-13 |
Family
ID=18158147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323745A Pending JPH03185900A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185900A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270485A (en) * | 1991-01-28 | 1993-12-14 | Sarcos Group | High density, three-dimensional, intercoupled circuit structure |
| EP0729659A4 (en) * | 1992-09-18 | 1995-11-07 | Krissman Stephen | IMPROVED SEMICONDUCTOR ARCHITECTURE AND ITS APPLICATION |
| JP2003530053A (ja) * | 2000-03-24 | 2003-10-07 | リッテルフューズ，インコーポレイティド | 遠距離通信回路の保護における使用のための統合された過電流および過電圧装置 |
| JP2006310515A (ja) * | 2005-04-28 | 2006-11-09 | Citizen Electronics Co Ltd | 発光ユニット |
-
1989
- 1989-12-15 JP JP1323745A patent/JPH03185900A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270485A (en) * | 1991-01-28 | 1993-12-14 | Sarcos Group | High density, three-dimensional, intercoupled circuit structure |
| EP0729659A4 (en) * | 1992-09-18 | 1995-11-07 | Krissman Stephen | IMPROVED SEMICONDUCTOR ARCHITECTURE AND ITS APPLICATION |
| JP2003530053A (ja) * | 2000-03-24 | 2003-10-07 | リッテルフューズ，インコーポレイティド | 遠距離通信回路の保護における使用のための統合された過電流および過電圧装置 |
| JP2006310515A (ja) * | 2005-04-28 | 2006-11-09 | Citizen Electronics Co Ltd | 発光ユニット |
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