JPH03187513A - ダイナミック・ラッチ回路 - Google Patents
ダイナミック・ラッチ回路Info
- Publication number
- JPH03187513A JPH03187513A JP1326242A JP32624289A JPH03187513A JP H03187513 A JPH03187513 A JP H03187513A JP 1326242 A JP1326242 A JP 1326242A JP 32624289 A JP32624289 A JP 32624289A JP H03187513 A JPH03187513 A JP H03187513A
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- JP
- Japan
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- transistors
- pch
- inverter
- transistor
- channel transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はダイナミック・ラッチ回路の特性改善に関す
るものである。
るものである。
第２図及び第３図は従来のダイナミック・ラッチ回路の
回路図、第４図は２相クロツク０１０２の波形図である
。図において（１１）、（１２）はＮチャンネル（以下
ｃｈという）トランジスタ、（２１）、（２２）はイン
バータ、（３１）、（３２）は＄１１ｉ！ｉ！用のＰｃ
ｈトランジスタ、（４）は電源線、（５〉は入力端子、
（６）は出力端子（７）、（８）は２相クロツクで１．
＋２１’、 、０２は第４図に示すようにオーバラップ
しない。
回路図、第４図は２相クロツク０１０２の波形図である
。図において（１１）、（１２）はＮチャンネル（以下
ｃｈという）トランジスタ、（２１）、（２２）はイン
バータ、（３１）、（３２）は＄１１ｉ！ｉ！用のＰｃ
ｈトランジスタ、（４）は電源線、（５〉は入力端子、
（６）は出力端子（７）、（８）は２相クロツクで１．
＋２１’、 、０２は第４図に示すようにオーバラップ
しない。
次に動作について説明する。まず第２図の回路では、２
相クロツク（７）０１がＨｉのときＮｃｈトランジスタ
（１１〉が導通し、入力端子（５）からのデータをイン
バータ（２１）へ供給する。このデータは２相クロツク
（’ｙ ） ＯｌがＬＯとなった時でもインバータ（２
１）の入力端子の寄生容量により保持される。次に２相
クロツク（８）０２がＨｉとなった時Ｎｃｈトランジス
タ（１２）が導通しインバータ（２１）の出力データを
インバータ（２２）へ供給する。２相クロツク（８）０
２がＬｏとなった時、２相クロツク（７）＄ｌがＬｏの
時と同様の原理でデータは保持される。
相クロツク（７）０１がＨｉのときＮｃｈトランジスタ
（１１〉が導通し、入力端子（５）からのデータをイン
バータ（２１）へ供給する。このデータは２相クロツク
（’ｙ ） ＯｌがＬＯとなった時でもインバータ（２
１）の入力端子の寄生容量により保持される。次に２相
クロツク（８）０２がＨｉとなった時Ｎｃｈトランジス
タ（１２）が導通しインバータ（２１）の出力データを
インバータ（２２）へ供給する。２相クロツク（８）０
２がＬｏとなった時、２相クロツク（７）＄ｌがＬｏの
時と同様の原理でデータは保持される。
しかし第２図の回路ではＮＣｈトランジスタ（Ｉｔ）あ
るいはインバータ（２１）を通ったＨｉのデータはＮＣ
ｈトランジスタ（１１）、インバータ（２１）のゲート
しきい電圧（ＶＴＨ）分だけ低下する。具体的にはＨｉ
電圧５（ｖ）であったものが、４（ｖ）程度まで低下す
る。このためインバータ（２１）、（２２）の入力電圧
は十分なＨｉにならず微小ではあるがインバータ（２１
）、（２２）を貫通する電流が流れてしまう。
るいはインバータ（２１）を通ったＨｉのデータはＮＣ
ｈトランジスタ（１１）、インバータ（２１）のゲート
しきい電圧（ＶＴＨ）分だけ低下する。具体的にはＨｉ
電圧５（ｖ）であったものが、４（ｖ）程度まで低下す
る。このためインバータ（２１）、（２２）の入力電圧
は十分なＨｉにならず微小ではあるがインバータ（２１
）、（２２）を貫通する電流が流れてしまう。
この問題を解決するための回路が第３図でありインバー
タ（２１）、（２２）の出力がＬｏ（入力はＨｉ）の時
ＰＣｈトランジスタ（３１）、（３２）が導通し入力を
よりＨｉレベル、具体的にはほぼ５（ｖ）に持ち上げ、
上記貫通電流の発生を防ぐことができる。しかしこの回
路にも以下に述べる欠点がある。
タ（２１）、（２２）の出力がＬｏ（入力はＨｉ）の時
ＰＣｈトランジスタ（３１）、（３２）が導通し入力を
よりＨｉレベル、具体的にはほぼ５（ｖ）に持ち上げ、
上記貫通電流の発生を防ぐことができる。しかしこの回
路にも以下に述べる欠点がある。
第３図においてＰＣｈトランジスタがＯＮ、すなわちイ
ンバータの入力がＨｉの時、Ｎｃｈトランジスタのいず
れかが導通してＬＯ電圧を入力する場合、Ｐｃｈトラン
ジスタがＯＮであるため、これらのトランジスタで供給
される以上の電流をＮＣｈトランジスタを介して引き抜
く必要がある。従ってＰｃｈトランジスタの電流供給能
力（具体的にはゲート長と幅の比）よりＮｃｈ）ランジ
スタを介して引き抜く電流値（具体的には前段のインバ
ータのＮｃｈ）ランジスタで引き抜く）を大きく設計し
ておく必要があり回路設計上大きな制約となり、又高速
データ読み込みにも支障があるという問題点があった。
ンバータの入力がＨｉの時、Ｎｃｈトランジスタのいず
れかが導通してＬＯ電圧を入力する場合、Ｐｃｈトラン
ジスタがＯＮであるため、これらのトランジスタで供給
される以上の電流をＮＣｈトランジスタを介して引き抜
く必要がある。従ってＰｃｈトランジスタの電流供給能
力（具体的にはゲート長と幅の比）よりＮｃｈ）ランジ
スタを介して引き抜く電流値（具体的には前段のインバ
ータのＮｃｈ）ランジスタで引き抜く）を大きく設計し
ておく必要があり回路設計上大きな制約となり、又高速
データ読み込みにも支障があるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので第３図の回路に２相クロツク０１．０２でＯＮ
、ＯＦＦする新たに二つのＰｃｈトランジスタを付加し
、データ読み込み時にはＰｃｈトランジスタを０ＦＦＬ
／、読み込み動作が確実にしかも高速に行えるようにす
る。すなわち上記の付加したトランジスタはＰｃｈトラ
ンジスタであるため、データ読み込み時２相クロツク０
１０２がＨｉであることにより、ＯＦＦとなる。
たもので第３図の回路に２相クロツク０１．０２でＯＮ
、ＯＦＦする新たに二つのＰｃｈトランジスタを付加し
、データ読み込み時にはＰｃｈトランジスタを０ＦＦＬ
／、読み込み動作が確実にしかも高速に行えるようにす
る。すなわち上記の付加したトランジスタはＰｃｈトラ
ンジスタであるため、データ読み込み時２相クロツク０
１０２がＨｉであることにより、ＯＦＦとなる。
（課題を解決するための手段）
この発明に係るダイナミック・ラッチ回路は第３図の回
路の＄１ｉｎ用Ｐｃｈ）ランジスタのソース電極と電源
間に新たに二つのＰｃｈトランジスタを挿入し２相クロ
ツクでｐ、 、 、＋２１’、でＯＮ、０ＦＦＬ／たも
のである。
路の＄１ｉｎ用Ｐｃｈ）ランジスタのソース電極と電源
間に新たに二つのＰｃｈトランジスタを挿入し２相クロ
ツクでｐ、 、 、＋２１’、でＯＮ、０ＦＦＬ／たも
のである。
（作用）
この発明におけるダイナミック・ラッチ回路は読み込み
時、付加したＰＣｈトランジスタの動作により、従来の
Ｐｃｈトランジスタは必ずＯＦＦとなるため従来のＰｃ
ｈトランジスタの電流供給能力を制限値（前段のインバ
ータの電流引き抜き能力〉内に設定する必要がなくなり
回路設計の自由度が増加する。
時、付加したＰＣｈトランジスタの動作により、従来の
Ｐｃｈトランジスタは必ずＯＦＦとなるため従来のＰｃ
ｈトランジスタの電流供給能力を制限値（前段のインバ
ータの電流引き抜き能力〉内に設定する必要がなくなり
回路設計の自由度が増加する。
（実施例）
以下この発明の一実施例を図について説明する。
第１・図はダイナミック・ラッチ回路の回路図である。
図において（４）〜（８）、（１１）、（１２）、（２
１）、（２２）、（３１）、（３２）は第２図及び第３
図の従来例に示したものと同等であるので説明を省略す
る。（５１）、（５２〉はＰＣｈトランジスタである。
１）、（２２）、（３１）、（３２）は第２図及び第３
図の従来例に示したものと同等であるので説明を省略す
る。（５１）、（５２〉はＰＣｈトランジスタである。
次に動作について説明する。
まず２相クロツク（７） ０＋がＨｉの時、Ｎｃｈトラ
ンジスタ（１１）がＯＮＬ／入力端子（５）からのデー
タをインバータ（２１）に読み込む。この時２相クロツ
ク（７） ｌ ＋がＨｉであるためＰｃｈトランジスタ
（５Ｎ）はＯＦＦ、従ってＰｃｈ）ランジスタ（３１）
もＯＦＦするためインバータ（２１）へはＰｃｈトラン
ジスタ（３１）の影響を受けずに用意にデータを読み込
むことができる。次に２相クロツク（７）ｐ’ｔがＬｏ
になるとＮｃｈｌ−ランジスタ（１１〉が０ＦＦＬ／、
入力端子（５）からのデータ読み込みは行なわれなくな
り、又Ｐｃｈトランジスタ（５１）がＯＮするため、イ
ンバータ（２１）の出力状態に応じてＰｃｈトランジス
タ（３１）がＯＮ、あるいはＯＦＦする。すなわちイン
バータ（２１〉の出力がＬＯであればＰＣｈトランジス
タ（３１）がＯＮＬ／インバータ（２１）の入力端子に
は、はぼ電源電圧に等しいＨｉレベルが供給されインバ
ータ（２１〉には貫通電流は流れない。
ンジスタ（１１）がＯＮＬ／入力端子（５）からのデー
タをインバータ（２１）に読み込む。この時２相クロツ
ク（７） ｌ ＋がＨｉであるためＰｃｈトランジスタ
（５Ｎ）はＯＦＦ、従ってＰｃｈ）ランジスタ（３１）
もＯＦＦするためインバータ（２１）へはＰｃｈトラン
ジスタ（３１）の影響を受けずに用意にデータを読み込
むことができる。次に２相クロツク（７）ｐ’ｔがＬｏ
になるとＮｃｈｌ−ランジスタ（１１〉が０ＦＦＬ／、
入力端子（５）からのデータ読み込みは行なわれなくな
り、又Ｐｃｈトランジスタ（５１）がＯＮするため、イ
ンバータ（２１）の出力状態に応じてＰｃｈトランジス
タ（３１）がＯＮ、あるいはＯＦＦする。すなわちイン
バータ（２１〉の出力がＬＯであればＰＣｈトランジス
タ（３１）がＯＮＬ／インバータ（２１）の入力端子に
は、はぼ電源電圧に等しいＨｉレベルが供給されインバ
ータ（２１〉には貫通電流は流れない。
インバータ（２１）の出力がＨｉのときはＰｃｈトラン
ジスタ（３１）が０ＦＦｔ、人力のＬＯレベルはそのま
ま保たれる。
ジスタ（３１）が０ＦＦｔ、人力のＬＯレベルはそのま
ま保たれる。
次に２相クロツク（８）０２がＨｉになったときＮｃｈ
トランジスタ（１２）がＯＮし上記ＮＣｈトランジスタ
（１１）インバータ（２１） Ｐｃｈトランジスタ（３
１） （５１）と同様の動作をＮＣｈトランジスタ（
１２）インバータ（２２） Ｐｃｈトランジスタ（３２
）（５２）が行なう。
トランジスタ（１２）がＯＮし上記ＮＣｈトランジスタ
（１１）インバータ（２１） Ｐｃｈトランジスタ（３
１） （５１）と同様の動作をＮＣｈトランジスタ（
１２）インバータ（２２） Ｐｃｈトランジスタ（３２
）（５２）が行なう。
（発明の効果〕
以上のようにこの発明の回路構成によれば、インバータ
のＬＯ出力を入力端子へ帰還するＰＣｈトランジスタと
電源間にクロックに同期してＯＮ、ＯＦＦするＰｃｈト
ランジスタを挿入したことによりインバータへのデータ
読み込みが高速に行え、また上記帰還Ｐｃｈトランジス
タへのパターン設計上の制約を無くすことができた。
のＬＯ出力を入力端子へ帰還するＰＣｈトランジスタと
電源間にクロックに同期してＯＮ、ＯＦＦするＰｃｈト
ランジスタを挿入したことによりインバータへのデータ
読み込みが高速に行え、また上記帰還Ｐｃｈトランジス
タへのパターン設計上の制約を無くすことができた。
従来のダイナミック・ラッチ回路の回路図、第４図は第
２図に示す２相クロツクの波形図である。 図において、（４）は電源線、（５）は入力端子、（６
）は出力端子、（７）（８）は２相クロツク、（１１）
（１２）はＮｃｈトランジスタ、（２１） （２
２）はインバータ、（３１） （３２） （５１）
（５２）はＰＣｈトランジスタである。 なお図中、同一符号は同一 又は相当部分を示す。
２図に示す２相クロツクの波形図である。 図において、（４）は電源線、（５）は入力端子、（６
）は出力端子、（７）（８）は２相クロツク、（１１）
（１２）はＮｃｈトランジスタ、（２１） （２
２）はインバータ、（３１） （３２） （５１）
（５２）はＰＣｈトランジスタである。 なお図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- トランスミッションゲートを構成するＮチャンネルト
ランジスタとインバータを複数個直列に接続し、該イン
バータの出力にゲート電極、入力にドレイン電極、電源
にソース電極を接続した第１のＰチャンネルトランジス
タを付加した構成のラッチ回路において、該第１のＰチ
ャンネルトランジスタのソース、電源間に第２のＰチャ
ンネルトランジスタを挿入し、第１のＰチャンネルトラ
ンジスタのソースへ第２のＰチャンネルトランジスタの
ドレインを接続し、第２のＰチャンネルトランジスタの
ソースは電源に接続し、ゲートは上記トランスミッショ
ンゲートを構成するＮチャンネルトランジスタのゲート
と接続したことを特徴とするダイナミック・ラッチ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326242A JPH03187513A (ja) | 1989-12-16 | 1989-12-16 | ダイナミック・ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326242A JPH03187513A (ja) | 1989-12-16 | 1989-12-16 | ダイナミック・ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03187513A true JPH03187513A (ja) | 1991-08-15 |
Family
ID=18185584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326242A Pending JPH03187513A (ja) | 1989-12-16 | 1989-12-16 | ダイナミック・ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03187513A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672991A (en) * | 1995-04-14 | 1997-09-30 | International Business Machines Corporation | Differential delay line circuit for outputting signal with equal pulse widths |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| WO2011077908A1 (en) * | 2009-12-23 | 2011-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1989
- 1989-12-16 JP JP1326242A patent/JPH03187513A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672991A (en) * | 1995-04-14 | 1997-09-30 | International Business Machines Corporation | Differential delay line circuit for outputting signal with equal pulse widths |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| WO2011077908A1 (en) * | 2009-12-23 | 2011-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011151791A (ja) * | 2009-12-23 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN102652396A (zh) * | 2009-12-23 | 2012-08-29 | 株式会社半导体能源研究所 | 半导体装置 |
| US8624650B2 (en) * | 2009-12-23 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9059694B2 (en) | 2009-12-23 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN102652396B (zh) * | 2009-12-23 | 2015-12-16 | 株式会社半导体能源研究所 | 半导体装置 |
| CN105429621A (zh) * | 2009-12-23 | 2016-03-23 | 株式会社半导体能源研究所 | 半导体装置 |
| CN105429621B (zh) * | 2009-12-23 | 2019-03-19 | 株式会社半导体能源研究所 | 半导体装置 |
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