JPS61219217A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPS61219217A JPS61219217A JP60059617A JP5961785A JPS61219217A JP S61219217 A JPS61219217 A JP S61219217A JP 60059617 A JP60059617 A JP 60059617A JP 5961785 A JP5961785 A JP 5961785A JP S61219217 A JPS61219217 A JP S61219217A
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- Japan
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- output
- circuit
- input
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、低電力、高速で動作する半導体論理回路に関
するものである。
するものである。
（従来技術〕
従来のＣＭＯ８ＮＯＲ回路としては、例え゛ば第５図に
示すごとき回路がある（例えば電子通信学会論文誌１９
８３年１２月Ｖｏ１．６６−ＣＮｏ、１２ Ｐ、９１９
ＦＩＰＯＳ／ＣＭＯ３１６ＫｂｉｔスタティックＲＡＭ
馬場竜雄著に記載）。
示すごとき回路がある（例えば電子通信学会論文誌１９
８３年１２月Ｖｏ１．６６−ＣＮｏ、１２ Ｐ、９１９
ＦＩＰＯＳ／ＣＭＯ３１６ＫｂｉｔスタティックＲＡＭ
馬場竜雄著に記載）。
第５図において、Ｐｉ〜Ｐ、はＰＭＯ８（ｐチャネルＭ
ｏＳトランジスタ）、Ｎ１〜Ｎ４はｎ Ｍ ＯＳ（ｎチ
ャネルＭＯＳトランジスタ）、■、〜Ｉ４は入力端子、
ｄは出力端子である。
ｏＳトランジスタ）、Ｎ１〜Ｎ４はｎ Ｍ ＯＳ（ｎチ
ャネルＭＯＳトランジスタ）、■、〜Ｉ４は入力端子、
ｄは出力端子である。
第５図に示すごとき０ＭＯ５ＮＯＲ回路においては、入
力信号が変化する過渡時にのみ電流が流れ、定常状態で
は電流が流れない。
力信号が変化する過渡時にのみ電流が流れ、定常状態で
は電流が流れない。
従って、定常状態では電力を必要としない特徴を有して
いる。
いる。
又、第６図も従来のＮＯＲ回路の一例図（例えば公開特
許公報昭和５６年第４１５７９号に記載）である。
許公報昭和５６年第４１５７９号に記載）である。
第６図において、負荷となるトランジスタＰ。
は、入力信号と同期してクロック端子１８に与えられる
クロック制御信号によって制御され、クロック制御信号
が与えられているときにのみ、すなわち動作時にのみ、
回路に電流が流れる。
クロック制御信号によって制御され、クロック制御信号
が与えられているときにのみ、すなわち動作時にのみ、
回路に電流が流れる。
したがって、この回路も低電力化が図れるという効果が
ある。なお、第６図において、１７は出力端子であり、
その他、第５図と同符号は同一物を示す。
ある。なお、第６図において、１７は出力端子であり、
その他、第５図と同符号は同一物を示す。
しかしながら、第５図のごとき回路においては。
負荷となる９ＭＯ８が縦列接続しているため、選択時の
レコーダ出力の立上り時間が長くなり、高速動作が出来
ないという問題があった。
レコーダ出力の立上り時間が長くなり、高速動作が出来
ないという問題があった。
又、第６図のごとき回路においては、入力端子Ｉ、〜工
、が全で低レベルであり、かつ負荷トランジスタＰ、が
オン（クロック制御信号が低レベル）になって出力端子
１７が高レベル状態になった後、クロック制御信号が高
レベルになって負荷トランジスタＰ、がオフになると、
出力端子１７は浮動状態になり、直流的に不安定になる
。すなわち、クロック制御信号の入力時にのみ論理が行
なわれ、他の場合は出力が不安定になってしまう６又、
論理が最終段まで伝送される間、クロック制御信号を与
えておく必要があり、その間は回路に電流が流れるので
、低電力化が十分達成されない、等の問題があった。
、が全で低レベルであり、かつ負荷トランジスタＰ、が
オン（クロック制御信号が低レベル）になって出力端子
１７が高レベル状態になった後、クロック制御信号が高
レベルになって負荷トランジスタＰ、がオフになると、
出力端子１７は浮動状態になり、直流的に不安定になる
。すなわち、クロック制御信号の入力時にのみ論理が行
なわれ、他の場合は出力が不安定になってしまう６又、
論理が最終段まで伝送される間、クロック制御信号を与
えておく必要があり、その間は回路に電流が流れるので
、低電力化が十分達成されない、等の問題があった。
本発明は、上記のごとき従来技術の問題を解決し、低電
力、かつ高速で動作し、しかも直流的に安定な出力の得
られる半導体論理回路を提供することを目的とするもの
である。
力、かつ高速で動作し、しかも直流的に安定な出力の得
られる半導体論理回路を提供することを目的とするもの
である。
上記の目的を達成するため本発明においては、複数の入
力信号をそれぞれ受ける複数の入力用トランジスタとし
て、ｎ Ｍ ＯＳとＰＭＯ８とのうちの何れか一方の形
のトランジスタを用い、負荷として他方の形のトランジ
スタを用いた論理回路において、その論理出力を入力と
し、それを反転して出力するインバータ回路を備え、か
つ上記インバータ回路の出力を上記負荷のトランジスタ
のゲートにフィードバックするように構成している。
力信号をそれぞれ受ける複数の入力用トランジスタとし
て、ｎ Ｍ ＯＳとＰＭＯ８とのうちの何れか一方の形
のトランジスタを用い、負荷として他方の形のトランジ
スタを用いた論理回路において、その論理出力を入力と
し、それを反転して出力するインバータ回路を備え、か
つ上記インバータ回路の出力を上記負荷のトランジスタ
のゲートにフィードバックするように構成している。
又、本発明において、負荷のトランジスタと並列に負荷
と同じ形のトランジスタを接続し、該トランジスタを高
速トリガパルスによって一時的に低インピーダンスとす
るように構成することにより、さらに高速で高レベルの
出力を得ることの出来る半導体論理回路を実現すること
が出来る。
と同じ形のトランジスタを接続し、該トランジスタを高
速トリガパルスによって一時的に低インピーダンスとす
るように構成することにより、さらに高速で高レベルの
出力を得ることの出来る半導体論理回路を実現すること
が出来る。
又、本発明において、上記の構成に加えて論理出力を増
幅する回路を備えることによって駆動能力を高め、さら
に高速で動作する半導体論理回路を実現することが出来
る。
幅する回路を備えることによって駆動能力を高め、さら
に高速で動作する半導体論理回路を実現することが出来
る。
第１図は１本発明の基本回路の一実施例図であり、ＮＯ
Ｒ回路を示す。
Ｒ回路を示す。
第１図において、１〜３はそれぞれ入力用のｎ Ｍ Ｏ
Ｓ トランジスタであり、相互に並列接続されている。
Ｓ トランジスタであり、相互に並列接続されている。
なお、この入力用のｎＭＯ８ｈランジスタは、入力信号
の数だけ接続されている。
の数だけ接続されている。
又、１１〜Ｉ、は信号入力端子である。
又、６はｎＭＯｓトランジスタ、７は９ＭＯｓトランジ
スタであり、これらの６及び７によってＮＯＲ回路の出
力を入力とするＣＭＯＳインバータ５が形成されている
。
スタであり、これらの６及び７によってＮＯＲ回路の出
力を入力とするＣＭＯＳインバータ５が形成されている
。
また、８はＣＭＯＳインバータ５の出力によって駆動さ
れるｐＭＯＳトランジスタである。
れるｐＭＯＳトランジスタである。
又、１４及び１５は電源端子であり、例えば１４が電源
電圧Ｖｃｃ、 １５がグランドに接続されるか或はその
逆に接続される。
電圧Ｖｃｃ、 １５がグランドに接続されるか或はその
逆に接続される。
第１図の回路においては、入力端チェ、〜工、に与えら
れる入力信号のうちのいずれか１つでも高レベルである
場合には、出力端子４の信号は当然低レベルになる。
れる入力信号のうちのいずれか１つでも高レベルである
場合には、出力端子４の信号は当然低レベルになる。
又、入力信号の全てが低レベルの場合には、出力端子４
の出力は入力用のｎＭＯｓトランジスタ１〜３の全ての
トランスコンダクタンスｇｍ （ｎ）と、負荷となる２
ＭＯｓトランジスタ８のトランスコンダクタンスｇ−（
ｐ）の比又はリーク電流の比に従って次第に上昇し、そ
の値がＣＭＯＳインバータ５の閾値を越えると２ＭＯｓ
トランジスタ８が導通状態となり、その後は一気に高レ
ベルとなる。
の出力は入力用のｎＭＯｓトランジスタ１〜３の全ての
トランスコンダクタンスｇｍ （ｎ）と、負荷となる２
ＭＯｓトランジスタ８のトランスコンダクタンスｇ−（
ｐ）の比又はリーク電流の比に従って次第に上昇し、そ
の値がＣＭＯＳインバータ５の閾値を越えると２ＭＯｓ
トランジスタ８が導通状態となり、その後は一気に高レ
ベルとなる。
上記のように第１図の回路においては、出力端子４が一
旦、高レベルになると、ＣＭＯＳインバータ５を介した
フィードバック回路によってその状態が保持されるので
、直流的に極めて安定な回路となる。
旦、高レベルになると、ＣＭＯＳインバータ５を介した
フィードバック回路によってその状態が保持されるので
、直流的に極めて安定な回路となる。
又、全回路に電流が流れる時間は、過渡時のみであるか
ら、０Ｍ０８回路一般に共通な低電力性が維持されてい
ることは明白である。
ら、０Ｍ０８回路一般に共通な低電力性が維持されてい
ることは明白である。
又、第１図の回路と後述する第２図、第４図のごとき高
速トリガパルス等とを組み合わせることによって、より
高速で動作し、かつ低電力で、しかも直流的に安定な出
力の得られる半導体論理回路を実現することが出来る。
速トリガパルス等とを組み合わせることによって、より
高速で動作し、かつ低電力で、しかも直流的に安定な出
力の得られる半導体論理回路を実現することが出来る。
次に、第２図は、本発明の第２の実施例図であり、前記
第１図と同符号は同一物を示す。
第１図と同符号は同一物を示す。
第２図の実施例は、第１図の実施例における負荷となる
ＰＭＯＳトランジスタ８と並列に、それと同じ形のトラ
ンジスタ即ち９ＭＯ８）−ランジスタ９を接続し、トリ
ガ入力端子１６から高速トリガパルスを与えることによ
って一時的に低インピーダンス状態となるように構成し
たものである。
ＰＭＯＳトランジスタ８と並列に、それと同じ形のトラ
ンジスタ即ち９ＭＯ８）−ランジスタ９を接続し、トリ
ガ入力端子１６から高速トリガパルスを与えることによ
って一時的に低インピーダンス状態となるように構成し
たものである。
なおトリガ入力端子１６には、図示しない高速トリガパ
ルス発生回路から高速トリガパルスが与えられ、それに
よってＰＭＯＳトランジスタ９が駆動される。
ルス発生回路から高速トリガパルスが与えられ、それに
よってＰＭＯＳトランジスタ９が駆動される。
第２図において、入力端チェ、〜工、の全てが低レベル
であり、しかもトリガ入力端子１６にトリガパルスが印
加された場合には、ｇ＋ｗ（ｐ）＞ｇ＋ｎ（ｎ）となる
から出力端子４の出力は一気に高レベルとなる。
であり、しかもトリガ入力端子１６にトリガパルスが印
加された場合には、ｇ＋ｗ（ｐ）＞ｇ＋ｎ（ｎ）となる
から出力端子４の出力は一気に高レベルとなる。
その後、トリガ入力端子１６に与えられるトリガパルス
が切れても、ＣＭＯＳインバータ５によるフィードバッ
クによって出力端子４の出力は高レベル状態に安定に保
たれ続ける。
が切れても、ＣＭＯＳインバータ５によるフィードバッ
クによって出力端子４の出力は高レベル状態に安定に保
たれ続ける。
第３図は、上記第２図の回路の動作タイミング図である
。
。
第３図において、入力が変化すると同時にトリガパルス
が入る。
が入る。
入力が全て低レベルになれば出力は高レベルになり、又
、入力が１つでも高レベルであれば出力は低レベルとな
る。
、入力が１つでも高レベルであれば出力は低レベルとな
る。
上記のように第２図の回路においては、立上り時には出
力端子４がＰＭＯＳトランジスタ９のみを介して高電位
（端子１４）とショート状態となり。
力端子４がＰＭＯＳトランジスタ９のみを介して高電位
（端子１４）とショート状態となり。
又、立下り時には出力端子４がｎＭＯＳトランジスタ１
段のみで低電位（端子１５）とショート状態になるから
、極めて高速な立上り時間ｔＬＨ及び立下り時間ｔＨＬ
を実現することが出来る。
段のみで低電位（端子１５）とショート状態になるから
、極めて高速な立上り時間ｔＬＨ及び立下り時間ｔＨＬ
を実現することが出来る。
なお、ｔＬＨ及びｔＨＬの概略は、下記の式で示される
。
。
ｔＬｏ＝Ｃ／ｇｎ＋ （ｐＭＯ３９）
ｔｕｔ＝ｃ／ ｇｍ （ｎＭＯｓ）
なお上記の式において、ＣはＣＭＯＳトランジスタのソ
ース・ドレイン間の容量や配線等による容量の総和であ
り、又、ｇｖｓ （ｐＭＯ３９）はＰＭＯＳトランジス
タ９のトランスコンダクタンスである。
ース・ドレイン間の容量や配線等による容量の総和であ
り、又、ｇｖｓ （ｐＭＯ３９）はＰＭＯＳトランジス
タ９のトランスコンダクタンスである。
又、第２図の回路においても、全回路電流が流れる時間
は過渡時だけであるから、０Ｍ０８回路一般に共通な低
電力性が維持されていることは明白である。
は過渡時だけであるから、０Ｍ０８回路一般に共通な低
電力性が維持されていることは明白である。
又、第２図の回路において、トリガパルスで駆動するｐ
ＭＯ３負荷の代わりにｎ Ｍ ＯＳ負荷や抵抗その他の
電荷供給回路を用いても動作することは勿論である。
ＭＯ３負荷の代わりにｎ Ｍ ＯＳ負荷や抵抗その他の
電荷供給回路を用いても動作することは勿論である。
次に第４図は、本発明の第３の実施例図であり、前記第
２図と同符号は同一物を示す。
２図と同符号は同一物を示す。
第４図の回路は、第２図の構成に加えて論理出力を増幅
する回路を備え、駆動能力を高めて、より高速で動作す
るようにした回路である。
する回路を備え、駆動能力を高めて、より高速で動作す
るようにした回路である。
第４図において、ｐＭＯＳトランジスタｌＯは、ＣＭＯ
Ｓインバータ５の出力によって駆動される。
Ｓインバータ５の出力によって駆動される。
又、ＰＭＯＳトランジスタ１１は、トリガ入力端子１６
に与えられる高速トリガパルス発生回路からのトリガパ
ルスによって駆動される。
に与えられる高速トリガパルス発生回路からのトリガパ
ルスによって駆動される。
又、 １２及び１３はｎｐｎ形バイポーラトランジスタ
である。
である。
第４図の回路において、入力端子１１〜工、の全てが低
レベルであり、しかもｐＭＯＳトランジスタ１１にトリ
ガパルスが印加されている場合には、ｐＭＯＳトランジ
スタ１１が導通し、ｎｐｎ形バイポーラトランジスタ１
２のベース電極に電源端子１４の高電位が加わるため、
出力端子４の出力は直ちに高レベルとなる。
レベルであり、しかもｐＭＯＳトランジスタ１１にトリ
ガパルスが印加されている場合には、ｐＭＯＳトランジ
スタ１１が導通し、ｎｐｎ形バイポーラトランジスタ１
２のベース電極に電源端子１４の高電位が加わるため、
出力端子４の出力は直ちに高レベルとなる。
その後、トリガパルスが切れても、ＣＭＯＳインバータ
５によるフィードバック回路によって出力端子４は高レ
ベル状態に保たれ続ける。
５によるフィードバック回路によって出力端子４は高レ
ベル状態に保たれ続ける。
入力端子工、〜工、のうち１つでも高レベルであれば、
入力用のｎＭＯＳトランジスタ１〜３の何れかが導通し
て出力端子４は低レベルとなる。
入力用のｎＭＯＳトランジスタ１〜３の何れかが導通し
て出力端子４は低レベルとなる。
この低レベルの値は、電源端子１５の低電位よりｎｐｎ
形バイポーラトランジスタ１３のエミッタ・ベース間電
圧だけ高い値となるゆ 上記のように第４図の回路においては、出力端子４の出
力が高レベル状態、低レベル状態共にバイポーラトラン
ジスタ１２又は１３を介して変化するので、極めて高速
で動作させることが出来る。
形バイポーラトランジスタ１３のエミッタ・ベース間電
圧だけ高い値となるゆ 上記のように第４図の回路においては、出力端子４の出
力が高レベル状態、低レベル状態共にバイポーラトラン
ジスタ１２又は１３を介して変化するので、極めて高速
で動作させることが出来る。
又１回路電流は、入力信号が変化する過渡時しか流れな
いので、低電力性が維持されていることは明らかである
。
いので、低電力性が維持されていることは明らかである
。
なお、上記第１〜第３の実施例においては、ＮＯＲ回路
について説明したが、前記実施例のｎＭＯＳトランジス
タをＰＭＯＳトランジスタとし、又、ＰＭＯＳトランジ
スタをｎ Ｍ ＯＳ トランジスタとし、ｎｐｎ形バイ
ポーラトランジスタをｐｎｐｎ列形ポーラトランジスタ
に変えることによって、容易にＮＡＮＤ回路となること
は明らがである。
について説明したが、前記実施例のｎＭＯＳトランジス
タをＰＭＯＳトランジスタとし、又、ＰＭＯＳトランジ
スタをｎ Ｍ ＯＳ トランジスタとし、ｎｐｎ形バイ
ポーラトランジスタをｐｎｐｎ列形ポーラトランジスタ
に変えることによって、容易にＮＡＮＤ回路となること
は明らがである。
以上説明したごとく本発明においては、出力信号をイン
バータ回路を介して負荷のトランジスタにフィードバッ
クするように構成しているので、直流的に極めて安定な
出力を得ることが出来る。
バータ回路を介して負荷のトランジスタにフィードバッ
クするように構成しているので、直流的に極めて安定な
出力を得ることが出来る。
又、出力端子と高レベル電位及び低レベル電位の間が共
に並列トランジスタで結ばれているので、立上り及び立
下りが極めて高速になるという利点がある。
に並列トランジスタで結ばれているので、立上り及び立
下りが極めて高速になるという利点がある。
又、ＣＭＯ８回路特有の低電力性を備えているので、大
規模な論理ＬＳＩ、メモリＬＳＩ、メモリにおけるデコ
ーダ回路などに適用した場合にこれらのＬＳＩの電力を
増加させることなく高速化することが可能となる。
規模な論理ＬＳＩ、メモリＬＳＩ、メモリにおけるデコ
ーダ回路などに適用した場合にこれらのＬＳＩの電力を
増加させることなく高速化することが可能となる。
第１図及び第２図はそれぞれ本発明の一実施例図、第３
図は第２図の回路の動作波形図、第４図は本発明の他の
実施例図、第５図及び第６図は従来の論理回路の一例図
である。 く符号の説明〉 １〜３・・・ｎＭＯＳトランジスタ ４・・・出力端子 ５・・・ＣＭＯＳインバータ ６・・・ｎＭＯＳトランジスタ ７〜１１・・・ｐＭＯＳトランジスタ １２、１３・・・ｎｐｎ形バイポーラトランジスタ１４
、１５・・・電源端子 １６・・・トリガ入力端子 特許出願人 日本電信電話公社 代理人弁理士 中 村 純之助 １’１ 図 第３図 才５ 図 手続補正書翰釦 昭和６０年 ４月１８日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和６０年特許願第５９６１７号
２、発明の名称 半導体論理回路 ５、補正の対象 図 面 ６、補正の内容 図面第５図を添付のとおりに補正
する。
図は第２図の回路の動作波形図、第４図は本発明の他の
実施例図、第５図及び第６図は従来の論理回路の一例図
である。 く符号の説明〉 １〜３・・・ｎＭＯＳトランジスタ ４・・・出力端子 ５・・・ＣＭＯＳインバータ ６・・・ｎＭＯＳトランジスタ ７〜１１・・・ｐＭＯＳトランジスタ １２、１３・・・ｎｐｎ形バイポーラトランジスタ１４
、１５・・・電源端子 １６・・・トリガ入力端子 特許出願人 日本電信電話公社 代理人弁理士 中 村 純之助 １’１ 図 第３図 才５ 図 手続補正書翰釦 昭和６０年 ４月１８日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和６０年特許願第５９６１７号
２、発明の名称 半導体論理回路 ５、補正の対象 図 面 ６、補正の内容 図面第５図を添付のとおりに補正
する。
Claims (1)
- 複数の入力信号をそれぞれ受ける複数の入力用トランジ
スタとしてｎＭＯＳとｐＭＯＳとのうちのいずれか一方
の形のトランジスタを用い、負荷として他方の形のトラ
ンジスタを用いた論理回路において、その論理出力を入
力とし、それを反転して出力するインバータ回路を備え
、かつ上記インバータ回路の出力を上記負荷のトランジ
スタのゲートにフィードバックすることを特徴とする半
導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059617A JPS61219217A (ja) | 1985-03-26 | 1985-03-26 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059617A JPS61219217A (ja) | 1985-03-26 | 1985-03-26 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61219217A true JPS61219217A (ja) | 1986-09-29 |
Family
ID=13118384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059617A Pending JPS61219217A (ja) | 1985-03-26 | 1985-03-26 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219217A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432528A (en) * | 1987-07-28 | 1989-02-02 | Nec Corp | Logic circuit |
| JPH04145725A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | デコーダ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562810A (en) * | 1979-06-21 | 1981-01-13 | Kurita Mach Mfg Co Ltd | Filter plate sending device for filter press |
-
1985
- 1985-03-26 JP JP60059617A patent/JPS61219217A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562810A (en) * | 1979-06-21 | 1981-01-13 | Kurita Mach Mfg Co Ltd | Filter plate sending device for filter press |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432528A (en) * | 1987-07-28 | 1989-02-02 | Nec Corp | Logic circuit |
| JPH04145725A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | デコーダ回路 |
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