JPH03187577A - デジタルテレビジョン受像機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、ベースバンドのビデオ信号処理をデジタル的
に行うデジタルテレビジョン受像機に係わり、特にその
水平同期信号作成回路に特徴を持つものである。

［発明の技術的背景とその問題点］ テレビジョン信号を処理するに際しては、放送された信
号に含まれる同期信号に追従して、かつ精度良く同期信
号を分離することｐ（重要である。

ベースバンドのビデオ信号をデジタル処理する場合は、
特に同期信号の精度が要求され同期信号の位置が不正確
であるとデジタル信号の大きな時間的なずれを生じ、画
質劣化の原因となる。

［発明の目的］ そこで本発明の目的は、特にデジタルビデオ信号を処理
する回路において水平同期信号を得るのに、その正確性
と安定性を得ることができるデジタルテレビジョン受像
機を提供することにある。

［発明の概要］ 本発明では、ビデオ信号をデジタル化した後、信号処理
を行うデジタルテレビジョン受像機において、前記デジ
タルビデオ信号から水平同期信号を検出する手段は、 前記デジタルビデオ信号から複合同期信号を分離する手
段と、この手段より分離された前記複合同期信号の各パ
ルスの前縁でカウントを開始しカウント値が所定値に達
する毎に前記各パルスからずれて第１の水平同期検出信
号を発生する手段と、この手段より発生される前記第１
の水平同期信号のうち所定の周期で連続して発生される
信号を第２の水平同期信号として選択して出力する手段
とを備えるものである。

［発明の効果］ 本発明によれば、デジタルビデオ信号から複合同期信号
を分離し、複合同明信号の各パルスの前縁からカウント
を開始しカウント値が所定値に達する毎に前記パルスか
らずれて第１の水平同期検出信号を発生し、この第１の
水平同期信号のうち所定の周期で連続して発生される信
号を第２の水平同期信号として選択して出力している。

よって、複合量ＪＪＡ　ｆＨ号の各パルスからずれて第
１の水平同期は号が発生するようになっているので、各
パルスにノイズなどの外乱が混入していてもこれに影響
を受けることが無く安定した第２の水平同期信号を得る
ことができる。また、第２の水平同期信号も、第１の水
平同期信号のうち周期が連続しているものを選択するの
で、正確な水平同期信号を得ることができる。

［発明の実施例］ 第１図に本発明の一実施例のデジタルＴＶ受像機の要部
のブロックを示す。図において、交流的に結合されてい
るアナログビデオ信号１は、バッファ回路２に入力され
る。バッファ回路２の出力３は、帯域制限のためのロー
パスフィルタ（ＬＰＦ）４に導かれる。ＬＰＦ４のカッ
トオフ周波数は本システムをＮＴＳＣＳＰＡＬで共用す
るため５．５ＭＨｚになっている。帯域制限されたビデ
オ信号出カフはバッファアンプ回路８に入力される。

バッファアンプ回路８はアナログビデオ信号１がＩＶ、
、で入力され た時に、後段ののコンバータ（ＡＤＣ）ｌの入力信号９
がほぼ２Ｖ　Ｐ　＋　Ｐとなるように調整されている。

ＡＤＣ１０は入力信号９をサンプリングクロック（φ８
）１２でサンプリングし、例えば８ビツトに量子化して
出力する。サンプリングクロック（φ５）１２０周波数
ｆ８は ｆｓ”’ｆｓｃ　（ｆ８ｃ＝カラーサブキャリア周波数
）である。

φｓＩ２はデジタル回路部ｌｚに導かれる。

φｓＩ２に同期した８ビツトのデジタル化されたビテ゛
オ信号１１（以下ＤＶＳ信号という）も又同様にデジタ
ル回路部７２に導かれる。デジモル回路部ＩＺ内のブロ
ックは全てデジタル回路で構成されている。ＤＶＳ信号
１１は同期検出・タイミング発生回路２７に導かれる。

同期検出・タイミング発生回路２７はＤＶＳ信号１１か
ら同期・Ｐルスを検出し、その同期パルス検出信号に従
って各種のタイミング信号２８．２９，３０゜３１＋３
２を発生する。

ペデスタルクランプ回路１９はビデオ信号１の直流再生
のための回路であう、タイミング信号３２によ、９　Ｄ
ＶＳ信号１１のペデスタルレベルを検出し、ペデスタル
レベルが所定の値になるような制御信号２０を出力する
。フラング回路１９の出力２０はＤ／Ａコンバータ（Ｄ
ＡＣ）　、？　Ｊに導かれ、アナログ信号に変換される
。ＤＡＣ２ノの出力２２は抵抗を経てバッファアンプ回
路８の入力にフラング用電圧として重畳され、そのＤＣ
レベルを制御する。

タイミング信号３１　ｔｉｔ　ＰＬＬ　（Ｐｈａｓｅ　
ＬｏｃｋｅｄＬｏｏｐ）制御回路２３に必要なタイミン
グ信号である。ＰＬＬ制御回路２３はサンプリングクロ
ック（φ５）１２の周波数及び位相を制御するための回
路である。即ち、ＡＤＣ１０〜同期検出・タイミング発
生回路２７〜ｐＩ、Ｉ、　ｍＩＪ御回路２３〜１）ＡＣ
１６〜ＶＣＸＯ１３〜ＡＤＣ１０のループでＰＬＩ。

回路を形成している。本実施例では、基本的にはＮＴＳ
Ｃ入力の場合、φ８１２の位相の１つがＩ軸に一致する
ように、ＰＡＬ入力の場合、Ｕ軸に一致するようにＰＬ
Ｌがかかるようになっている。

ＮＴＳＣ、ＰＡＬ入力の切換情報は信号１５（以下、Ｎ
ＴＳＣ／ＰＡＬ切換信号という）よシ得られる。

ＰＬＬ制御回路２３の制御信号出力２４はＤＡＣ１６に
導かれ、アナログ信号１４に変換される。

このアナログ制御信号１４は電圧制御型水晶発振器（Ｖ
ＣＸＯ）Ｉ　３に導かれ、これによシＶＣＸＯ１３の出
力にサンプリングクロックφ１２を’ＩＩる。ＶＣＸＯ
１３（Ｄ水晶発振子はＮＴＳＣ／ＰＡＬリノ換信号１５
によって切換えられ、所定のφ８が得られるようになっ
ている。なお、本実施例のＰＬＬ制御システムの原理的
な実施例については米国特許第４２９１３３２号明細書
に述べられている。

第１図でコントロールデータ１７はデジタル′ｒＶ受像
機のコントロールを行うデジタルデータであり、例えば
リモコン受信回路（図示せず）から得られる。コントロ
ールデータ１７はデコーダ４７によ＃）ｆ″コードれ、
各部のコントロールを行う。このデコードされたコント
ロール信号は、色飽和度釦よびコントラスト・プライト
コントロール信号４８と色相コントロール信号４９とか
らなっている。色相コントロ−ル信号４９はＰＬＬ制御
回路２３を介してサンプリングクロックφ８１２の位相
を変えることにょシ、色相をコントロールする。ＰＬＬ
制御回路２３には又、水平フライバラ″り信号（以下ｆ
ＨＦＩ信号と言う）１８が入力されてお！＋、ＰＡＬ入
力時の周知のノソルアイデン）　（ＰＡＬ　Ｉｄｅｎｔ
　）信号（以下ｐＨ）信号と言う）２５を発生する。

同期検出・タイミング発生回路２７のタイミング信号出
力２９は、水平カウントダウン回路３２に導かれる。水
平カウントダウン回路３２は−”ＩＩＦＩＩ信号１８を
用いてタイミング信号２９から水平同期再生を行い、水
平ドライブ信号（ｆｏｏ　ｏｕｔ　）　ｓ　４を出力す
る。水平カウントダウン回路３２はまた、サンプリング
クロック（φ８）１２と水平同期信号との関係を判定し
、ＮＴＳＣ信号入力の場合φｓ　＃９１０　／Ｈ（ｆＨ
；水平周波数）のＩへＳ、　ＰＡＬの場合φ８＃１１３
５ｆＨのとき水平同期標準モード（ＨＭＯＤ　）信号３
５を出力する。

同期検出・タイミング発生回路２７のタイミング出力３
０及び水平カウントダウン回路３２の出力３３は、垂直
同期再生を行う垂直カウントダウン回路３６に導かれて
いる。垂直カウントダウン回路３６は再生された垂直同
期信号（ｆｖＤｏｕｔ　）　３７を出力する。

ｆＩＩ。ｏｕｔ信号３４はドライバ回路（Ｈドライバフ
５０で増幅された後、信号線５１を経て水平偏向系（図
示せず）に導かれる。

一方、ｆｖＤｏｕｔ信号３７は垂直ラング発生、及び垂
直ハイド制御回路を含むＶランダハ４１回路５２に導か
れ、その出力５３は垂直偏向系（省略）に導かれる。

１）ｖＳ信号１１はまた輝度信号■）と色度信号（Ｃ）
とを分離するＹ−Ｃ分離回路３８に導かれる。

Ｙ−Ｃ分離回路３８は垂直相関を利用してＹ−〇分離を
行う分離回路（コムフィルタとして周知である）と、垂
直相関を用いないで水平方向のサンプル点を用い、水平
相関のみにようフィルタを構成した分離回路（バンドパ
スフィルタとして周知である）とを有し、ＨＭＯＤ信号
３５により分離回路が選択される。即ちＨＭＯＤ　＝　
”　１”の時コムフィルタでＹ−〇分離を行い、ＨＭｏ
Ｄ＝゛′０”の時はパントノＪ？スフイルタを用いてＹ
−〇分離を行うように構成されている。ｙ−ｃ分離回路
３８にはＮＴＳＣ／ＰＡＬ切換信号が導かれており１こ
の切換信号に従ってｌ水平遅延量が切換えられるごとく
なされている。この遅延量＃′１ＮＴＳＣで９１０ビ、
ト遅延、ＰＡＬでは１１３５ビツト遅延である（ＩＨデ
イレイラインとして周知である）。

分離された色信号（Ｃ信号）３９と、色復調の基準位相
を与える・ぞルス（φｃ）２６とＰＩＤ信号２５、コン
トロール信号４８、バーストフラックノソルスＩＩＦＰ
　Ｘ　８は、色プロセス回路４１１１Ｃ導かれる。色プ
ロセス回路４１は自動色飽和度コントロール（ＡＣＣ）
回路、カラーキラー回路、およびφＣ２６を基準・ゼル
スにして２軸の同期検波によシ色信号（ＮＴＳＣでＩ、
Ｑ信号、ＰＡＬでＵ。

■信号）を復調する色復調回路とから構成されている。

色グロセス回路４１に入力されたコントロール信号４８
はＡＣＣ回路を制御し、色飽和度、つまり色の濃さを制
御する。色プロセス回路４ノの出力４２としては、復調
用カニ／＋ｕ　。

ルＮが得られる。

ｙ−ｃ分離回路３８で分離された輝度信号（Ｙ′信号）
４０はＹグロセス回路４３に導かれる。Ｙグロセス回路
４３の他方の入力はコントロールデータ信号４８であシ
、この信号によってブライト、コントラストが制御され
る。このＹグロセス回路４３はブライト１．コントラス
ト制御回路と水平、垂直の輪郭補正信号を得る回）６と
よシ構成され、制御あるいは補正されたＹ信号４４を出
力する。

色復調信号４２とＹ信号４４はＲＧＢマトリックス回路
４５に導かれ、所定のマトリ、クス演算によシ３原色Ｒ
，Ｇ、Ｂの信号４６となる。

このＲ，Ｇ、Ｂの信号４６はＤＡＣ５４によシアナログ
信号にもどされる。ＤＡＣ５４はＲ，Ｇ。

Ｂ用の８ビ、トのＤＡＣ３個から構成されておシ、その
出力５５はバッファアンプ５６に導かれる。

バッファアンプ５６は入力信号を増幅しＲ，Ｇ。

Ｂの出力５７．５８．５９を色出力回路（図示せず）へ
導く。色出力回路はＣＲＴ　６０に接続されている。

次に、第１図の・要部の具体的な構成を詳細に説明する
。

まず、ＷＳ２図は以下の詳細な説明に関し、表記上の説
明を行うための図である。な３以下の説明においては正
論理を使用することにする。

第２図（、）は加算器を示している。Ｎビットからなる
Ａ入カフ０とＭビ、トからなるＢ入カフ１に対し、Ａ十
Ｂ出カフ３はＬビ、トになることを示している。Ｃｏ７
２は最低位ビットに加わるキャリー人力を示している。

（、）に示したように複数ビットから成る信号はＭ・Ｍ
ｂ　、　１．ｔｉという様に表記することにする。

同図（ｂ）は減算器を示している。Ａ入カフ５゜Ｂ入カ
フ７は加算器７８で加算され、Ａ−Ｂ出カフ６となる。

図示したように加算器７８０入力のうち減算する入力に
対して、−の符号を付すことにする。

同図（ｃ）はＮビットのラッチ回路を示している。

入力８０はう、チ８３に導かれクロ、り７りの立ち上シ
タイミングでラッチされ、出力８４となる。図中信号８
２はリセット端子Ｒへの入力を示し、信号８２が１”の
時ラッチ出力８４はオールＩＴ　Ｏｎとなる。また、図
中信号８１はグリセット端子Ｐｒへの入力を示し、この
信号８ノが１ｎの時、出力８４はオール″′１”となる
。

同図（ｄ）はシフトレジスタを示している。信号８５は
入力を示し、信号８６はシフトクロック（φ）、信号８
８は出力である。信号８７はリセット端子凡の人力であ
シ、これがｌ”の時出力８８はオールパ０”となる。

同図（ｅ）は同期型のＭビットカランタを示す。

入力クロックが９０であシ、クロック同期型リセット信
号が９１であシ、出力が９２である。

図中Ｎがカウンタ番号を示し、ｊ＝１〜ＭはＭ段のカウ
ンタ段であることを表わしている。な釦、クロック９０
に対して非同期型のリセット端子を有するカウンタにつ
いてはリセット端子をＲと表記する。

同図（ｆ）はクロック同期型プリセッタブルカウンタを
示している。即ち９６はプリセットデータ入力を示し、
９５はプリセットタイミング信号入力を示す。

同１塁（ｇ）はＮＡＮＤ型のセットリセ、）　（Ｒ８）
フリツプフロップを示し、ｇ端子入力９９が０”の時、
Ｑ出力１０１はパ１”となる。

同図（ｈ）はデータセレクタを示し、Ａ入力１０４゜■
入力１０５を選択信号（Ｓ）　Ｉ　０９に従って１０８
として出力する。出力１０ｇの論理はＳ　−Ａ　＋ＳＩ
３となる。即ち、Ｓ＝″′ｌ”の時出力１０８にはＡ入
力１０４の情報が出力され、ｓ＝″ｏ”の時出力１ｕｌ
ｌにはＢ入力ｌθ５の情報が出力される。

なに１以下の説明において複数段のカウンタのカラ７１
−状態を入力クロック単位で表現する場合には、カウン
タ出力を上位ビットからＱＨｒＱＮ−、・・・・Ｃ３、
Ｃ２、Ｑｌとした時、”　ｏ　ｏ　。

・・・０００”を零とし、′０００・・・００１”を１
１°ゝ０００・・・０１０”を２．”０００・・・０１
１”を３という表現することにする。

（同期検出・タイミング発生回路） 第１図に釦いて、ペデスタルフラング用ＤＡＣ２ノの出
力２２がＯｖの時、バッファ６の出カフにはＤＣＣクラ
ングミＯｖのアナログビデオ信号が得られる。今、ＤＣ
クランプ電圧Ｏｖ。

時、アナログビデオ信号１としてＡＰＬ　（Ａｖｅｒａ
ｇｅＰｉｃｔｕｒｅ　Ｌｅｖｅｌ）の最も小さい信号が
入力された場合、第３図に示したようにＡＤＣＺ　Ｏの
ダイナミックレンジ３−１．３−２に対してＡＤＣ１０
の入力が３−３のような波形となるよう第１図のバッフ
ァ２　、　ＬＰＦ　４　、バッファ６、バッファアンプ
８は調整されている。

第３図に釦いて、ペデスタルレベル（ＰＤＬ　）３−４
を”００１０１１１１”の値にし、水平同期信号分離レ
ベル（ＳＤＩ、Ｈ）　ｓ　−ｓを（ＰＤＬ　）３−４の
約ルベル゛００００１１１１”に選ぶ。本発明の一実施
例におけるペデスタルフラングの制御ループにより、入
力されたビデオ信号１のペデスタルレベルは（ＰＤＬ　
）　３−４の値にクランプされる。このクランプ回路に
ついては後述する。

第４図にＡＤＣ７０のダイナミックレンジに関して、ペ
デスタルクラングミ圧Ｏｖの信号４−ノと正常なりラン
プがかかった信号４−２の様子を示す。第４図中、（Ｓ
ＤＬ、Ｖ）　４−　：ｔは垂直同期信号分離レベルを示
してに９、特にゴースト等の外乱に対し垂直同期再生を
確実にするために、（ｓｎｂｎ）　ｓ　−ｓよ＃）（Ｐ
ＤＬ　）　３−４に近く取っている。この例では（ＳＤ
ＬＶ）　４−　Ｊは”　ｏ　ｏ　ｏ　ｉ　ｉ　ｉ　ｉ　
ｉ”とした。このようにしてペデスタルフラングのかか
ったデジタルビデオ信号ＤＹＳ　１１が同期検出・タイ
ミング発生回路２７に導かれる。

第６図に同期検出・タイミング発生回路２７の構成を示
す。この回路２７は大きく分けて、同期分離・水平同期
・ゼルス幅検出回路系１２０と、水平同期周期性・連続
性検出回路系１２ノと、タイミング発生回路系１２２と
からなる。

１ず、入力されたＤＶＳ信号１１は水平同期用、垂直同
期用の同期信号をそれぞれ分離するための水平同期用分
離回路１２３、垂直同期用分離回路１２５に導かれ、同
期分離信号１２４およびＣＳｖ信号１２６が分離される
。同期分離信号１２４は、高域成分、つ１シ色周波数成
分を除去するＬＰＦ　１２７でフィルタリングされる。

ＬＰＦ　１２７の出力１２８は複合同期信号（Ｃ８Ｈ）
であシ、水平同期パルス幅検出用カウンタ出力ノ２９に
導かれる。カウンタ回路１２９の出力１３０は幅検出回
路１３１に入力され、このカウント値が所定の値になる
と、つ１シ水平同期信号の／ｊＰルス幅が所定の幅にな
ると第１の水平同期検出信号（ｌＩｓｌ信号）１３２が
幅検出回路１３１よシ出力される。幅検出カウンタ制御
ケ。

−ト回路１３３は、幅検出回路１３１よシＨｓ／信号１
３２が出力されるとカウンタ回路１２９をＣ８Ｈ信号１
２８人力を一定期間受付けないように制御し、ゴースト
の大きい信号入力によるＣ８Ｈ信号１２８の割れ等によ
る水平同期の誤動作を防ぐためのものである。Ｃ８Ｈ信
号１２８及びカウンタ回路の出力１３０はＣ８Ｈ信号１
２８の立ち下シタイミングを制御する水平同期タイミン
グ制御回路１３５に導かれる。この水平同期タイミング
制御回路１３５はＨｓ’信号１３２の出力タイミングか
ら、一定期間内にＣ８Ｈ信号１２８が立ち下らない場合
は、バーストフラッグパルスやＰＬＬ　１クラング用の
各種タイミング信号を発生するタイミング発生回路系１
２２を非動作状態とする信号Ｒ８４π１３６を発生する
。

このように所定の条件を満たすＣ８Ｈ信号１２８が到来
した時のみＰＬＬ　、クランプ等の動作が行われるため
、非常に安定した（外乱に強い）ＰＬＬ　ｋよびクラン
プ回路が構成できることになる。

水平同期周期性・連続性検出回路系１２１は、水平同期
信号（実際はＨ８１信号）の周期性および連続性を検出
し、所定の周期と連続性を有したＩｔｓ／信号のみを第
２の水平同期検出信号（ｎ。

信号）１３９として得る。

周期検出カウンタ１４１はφ８を基準クロックとしてカ
ウントする１１段のカウンタで、その１１ビツトの出力
１４３は２周期分のカウント値を記憶可能な周期メモリ
回路１４４に導かれている。今、所定の周期性と連続性
を有したＩｔｓ信号１３９が水平同期周期性・連続性検
出回路１３８の出力に得られると、ラッチノｆルス発生
回路１４６から５Ｒ６Ｑ１ｏｕｔ信号４４７が発生され
、これによってカウンタ１４１の出力１４３が周期メモ
リ回路１４４に記憶される。差検出回路１４８は周期メ
モリ回路１４４内の２周期分の値の差を検出し、判定回
路１５１は差検出回路１４８の出力ｉｓｏからこの差が
所定値以下のとき判定信号（ＤＣＫ信号）１５２を出力
する。

次にタイミング発生回路系１２２においては、水平同期
立ち下シ検出回路１５３で１１８信号１３９とＲ８４Ｒ
信号１３６から水平同期信号の立ち下シタイミングを検
出し、立ち下シを検出するとカウンタ１５８のカウント
動作を開始するよう力ウンタリセ、ト用フリッグフロ、
ｆｌ　５６を制御し、リセット信号１５７を発生させる
。カウンタノ５８は６段構成のもので、このカウンタ１
５８の出力１５９と後述するＰＬＬ制御回路の出力５Ｒ
９Ｑ　、信号１６１　、５Ｒ９Ｑｌ信号１６２とにより
ＰＬＬ　、クランｆ囲路動作に必要な各種タイミング信
号１６３〜１６９およびパーストフラッグノ９ルス（Ｒ
ＦＰ　）　、？　ｓラバーストフラッグ・ＰＬＬ・フラ
ング用タイミング発生回路１６０よシ発生する。

第６図の同期検出・タイミング発生回路２７につｈて、
さらに具体的に説明する。第７図に第６図中の同期分離
・水平同期幅検出回路系１２０と水平同期周期性・連続
性検出回路系１２ノの具体的回路図を示す。

第７図にむいて、ＤＶＳ信号１１は水平同期用分離回路
１２３としての比較回路（Ｃｏｍｐｌ）１８０にＸ１人
力として与えられて、Ｘ２人力である水平同期分離レベ
ル（５ＤＬＨ）　Ｊ　８１と比較され、ｘ２≧Ｘ１の出
力が分離信号１２４として得られる。同様に垂直同期用
分離回路１２５としての比較回路（Ｃｏｍｐ２　）　１
８２よシ垂直同期用分離信号（ｃｓｖ　）　Ｊ　ｚ　ｅ
が得られる。水平、垂直の各同期分離レベル（５ＤＬＨ
）　１８１　。

（５ＤＬＶ　）ノ８３ｆ−Ｊ、第３図、第４図にて説明
したように５ＤＬＩＩ＝　”　００００１１１１　’　
、　５ＤＬＶ＝”０００１１１１１”であるから、各比
較回路１８０，１８２は各々簡単なケ゛−ト１個で実現
できる。比較回路１８０の出力１２４は、４段構成のシ
フトレジスタ１８４に導かれる。シフトレジスタ１８４
のシフトクロック１友φ８である。このシフトレジスタ
１８４の各ビットの出力は４人力ＮＡＮＤゲート１８５
に与えられ、出力１２８としてｃｓｉｔ（Ｃ３ｌＩの反
転）が得られる。シフトレジスタＩ８４＄−よびケ”−
ト１８５ばＬＰＦ　１２７を構成し、ｆｓｃ周期以下の
成分、つまシ色周波数成分金除去する。

一方、カウンタ回路１２９、幅検出回路１３１゜ケ°−
ト回路１３３、水平同期タイミング制御回路１３４にお
いては、第８図にタイムチャートを示したようにＣ８Ｈ
＝　”　１”となるとカウンタ１８７がカウントを始め
、このカウンタ１８７の４８”カウント出力（ＡＮＤｒ
　−）　Ｊ　９　＋７（７）出力）はシフトレジスタ１
９１に導かれ、ＡＮＤケ°−ト１９２を通して幅検出・
ぞルス（Ｈ８’　）１３２が得られる。Ｈ８’信号が得
られるヒＲＳフリップフロッグ１９３がセットされ、そ
のＱ出力１９５によシヶ”−ト１ＢＢを通してカウンタ
１８７のリセット信号１８９が強制的″′０”とされる
。ＯＲダート１９６は水平同期タイミング制御出力を得
るケ９−トで、カウンタ１８７０カウント値が°゛４８
”〜″１１２８”の間″１”を出力する。今、ケ”−ト
１９６の出力が１″の期間にＣ３ｌＩ信号が立ち下る（
　Ｃ８Ｈ信号１２８が立ち上る）と、ＮＡＮＤケ”−ト
１９７の出力１３６に第８図にＲ８４Ｒで示した波形が
得られ、Ｒ８４Ｒ信号１３６の立ち下シがＣ８Ｈ信号の
立ち下シのタイミングを与えることがわかる。ＮＡＮＤ
ダートノ９４はカウンタ１８７のカウント値が’２３９
”のときフリッグフロ、プ１９１のＱ出力１９５を反転
させる。これによ’）　Ｈｓ’信号１３２が出力された
後、”　２４０”−パ４８”＝″’　１９２　”（φＳ
単泣）の間はカウンタ１８７がＣ３Ｉ信号入力を受はイ
；Ｊけないよう動作する。ＡＮＤケ０−ト１３２−２は
Ｑ１８・Ｒ８４Ｑ　（後述する）の論理出力を１３２−
１として出力する。

Ｉｔｓ／信号３２は水平同期周期性・連続性検出回路系
１２１に導かれる。この検出回路系１２ノの説明の前に
本実施例のデノタルＴＶ受像機のＮＴＳＣ、ＰＡＬの各
々の信号受信時における水平周波数の対応範囲、及び周
期検出カウンタ１４１の動作について述べる。

放送波で定義されるＮＴＳＣ信号は４ｆ８ｃ＝９１Ｏ，
／′ｌｌ（ｆ、ｌ；水平周波数、ｆＢ（２：カラーサブ
キャリア周波で４　ｆｓ、＝　１４．３　ＭＨｚ　）で
ある。

一方、４　ｆＢｃ＼９１ＯｆＨのような信号も、一部の
ＩＩ／Ｊラーバー信号発生器、ビデオデーム等に存在し
ている。すなわち、カラーサブキャリア周波数Ｉｎｃと
水平周波数ｆ）ｌとの間に何の関係もない信号が存在す
る。今、実用上問題のないよう水平周波数の対応範囲を
ｆＨ＝１５．７３±０．５ｋＨｚとすると、この範囲に
相当する工水千期間内にカウンタ１８７でサンプルクロ
、りφ８（＝４ｆ８ｃ）が°’　８８０　”〜”　９４
４”カウントされ得ることになる。

ＰＡＬの場合は、４ｆ８ｃ＃１１３５ｆ、、Ｃ４ｆ６．
＃１７．７３Ｍ１ｌｚ　）であり、同様にｆ＋＋　＝１
５−６２５　ｋＨｚ±０．５ｋｌｌｚとすると、ｌ水平
期間にカウント可能なφ、の数は、”　１０９９”〜”
　１１７３”　ということになる。水平同期信号の周期
性検出は上述の水平周波数対応範囲をカバーしなければ
ならない。

このため周期性を検出する第７図の周期検出カウンタ７
４１（２１Ｊ）は、φ６を基準として１水平期間カウン
ト可能なカウンタであシ、ｌ１段構成となる。カウンタ
２１３はＨ８／信号１３２の到来時、ＮＴＳＣで′１４
４”カウントに、ＰＡＬで６４”カウントにプリセット
されることによシ、周期性検出のタイミングが容易に取
れるようになっておシ、同時にこのようなプリセットに
よシ後述するように第１図の水平カウントダウン回路３
２の回路構成も簡単化することができる。

第９図にｌ（Ｓ／信号１３２と水平周期対応範囲を示す
ケ゛−ト信号（′ＨＭ１Ｒ）及びカウンタ２１３のカウ
ント値の関係を示す。図のように所定周期で、かつ連続
的に得られるＨｓ’信号１３２のみが水平開ＪｕＪ検山
信号■Ｉ８としてＨＢ　＝Ｈｓ’・１１ＭａｓＲで示す
積論理で得られる。５Ｒ６Ｑ　１はこのＩＩｓ信号１３
９と７６をシフトクロックとして蓄、債するシフトレジ
スタ２１５の出力を示す。第９図中９−１．９−２はカ
ウンタ２１３のＮＴＳＣ。

Ｉ）ＡＬの各信号受信時におけるカウント状態を示すＯ 第ｉｏｃにＨ８／信号１３２の周期性・連続性を検出す
るタイムチャートを示す。）（ＭａｌｌＲ信号はＮＴＳ
Ｃ信号受信時Ｆｉ１０−１で示すようにカウンタ２１３
の”１０２４”カウントで立ち上シ、Ｈｓ’信号の立ち
下りに同期して立ち下る。また、）０−３で示すように
Ｈ１信号が欠落すると、ＨＭａ　ｓＲ倍信号’１０８８
”カウントで立ち下シ、カウンタ２１３は′１４４”カ
ウントにプリセットされた１１、次のＨ１信号の到来金
持つ。

１０−４で示すように再びＨ１信号が得られると、１０
−５で示すＨｓ’信号からＨｓ倍信号得られる。ＰＡＬ
信号受信時も基本的動作は同じである。

第１Ｏ図で示したように水平同期検出信号Ｈ８は、外乱
に強い高精度な信号として得られることが理解されよう
。

第７図に釦いて、ＯＲゲート２０７の出力としてＩｙｉ
ａｓＲ信号が得られ、ＡＮＤケ”−）２０．８の出力と
してＨＩ！Ｉ信号１３９が得られる。Ｈｓ’信号１３２
の反転でリセットされ、ＮＯＲゲート２１１の出力でセ
ットされるＲ　Ｓフリラグフロッグ２１２のＱ出力がＨ
１１’信号欠落時の制御信号（第１０図のｘｔｓ３ｑ　
）を与える。カウンタ２１３のプリセット信号はＯＲダ
ート２０４の出力２０３として得られる。ＮＴＳＣ信号
に制御されるグリセットデータ発生回路２０１は、上記
したようにＮＴＳＣ信号受信時に”１４４”カウントに
相当するデジタル値”　０００１００１００００　″を
発生し、ＰＡＬ信号受信時に゛６４＃カウントに相当す
るデジタルｆ直″′ｏｏｏｏ１ｏｏｏｏｏｏ′：をそれ
ぞれ発生する。

ＩＩｇ信号１３９はシフトレジスタ２１５に導かれる。

このシフトレジスタ２１５のＱＩ出力１４７はカラン７
２１３の１１ビツト出力２１４をラッチ２１６にラッチ
するタイミングを与える。ラッチ２１６の出力１４９は
ラッチ２１７に導かれる。これら２段のラッチ２１６　
、２１７は第１の水平周期メモリ回路１４４を構成して
釦シ、カウンタ２１３からの２周期分のｒ−タを記憶し
てしる。ラッチ２１６．２１７の値の差を検出するのが
差検出回路１４８としての減ｎ、器２１９であり、差出
力２２０を判定回路！５ノに出力する。

判定回路１５１においては、差出力２２０の１１ビツト
のデータのうち上位９ビ、トをＮＡＮＤダート２２１と
ＡＮＤケ”　−）　２２２に入力し、ケ。

−ト２２１．２２２の出力をＯＲダート２２３に入力し
て、出力としてＤＣＫ信号１５２を得る。

即ち、ラッチ２１６の出力１４９とラッチ２１７の出力
２１８の差が±６３”以内であればＤＣＫ信号１５２は
１”となるＨｓ信号１３９、ラッチ２１６の出力１４９
　、、ＤＣＫ信号１５２、シフトレジスタ２１５の出力
１４７は第１図の水平カウントダウン回路３２に導かれ
る。

第１１図にバーストフラッグ・ＰＬＬ・フラング用タイ
□ング発生回路系１２２のよシ具体的な構成を示す。Ｈ
ｓ信号１３９の反転信号２３２はＲＳ７リクグ７０ッグ
２３４をセ、トシ、Ｒ８４Ｒ信号１３６はこのフリッゾ
フロ、７’、？　３４をリセットする。フリラグフロッ
グ２３４の１出力２３５は水平同期信号の立ち下＃）（
後縁）に同期して立ち上る信号であう１シフトレノスタ
２３６に導かれる。シフトレジスタ２３６のＱ！出力１
５４は１段構成のカラ／り（フリッグフロッ７’）、？
、７７に導かれる。今、シフトレジスタのＱｌ出力１５
４がパ０”→゛′１”になると、カウンタ２３７の鑞４
１出力１５７は”ａｌｌとなシ、これによシカウンタ２
３８はリセット状態が解除されカウントを開始する。カ
ウンタ２３８は６段のもの構成で、出力Ｑｓｓ・Ｑｓｓ
・Ｑ３３の論理でＮＡＮＤダート２３９を介して自己リ
セットがかかるようになっている。

タイミング発生回路１６０の動作を第１２図に示す。第
１２図では、ＣＨ８信号（第７図のＬＰＦ　７２７の出
力）、Ｈｓ信号１３９．φ８、シフトレジスタ２３６の
Ｑ１出力１５４、カウンタ２３７のＱ４１出力１５７、
カウンタ２３８のＱ３１　Ｔ　Ｑ３Ｚ・・・Ｑ３６出力
に対応させて、カウンタ２３８のカウント値と共に各種
のタイミング信号を示した。これらのタイミング信号部
、出力２８．１６３，１６４，１６５，１６６．１６７
゜１６８．１６９，１５７，２３０，１６１゜ノロ２に
ついては後述のフランジ回路、　ＰＬＬ制御回路の詳細
な説明において適宜説明する。

（ペアステル２２フフ回路） 第１図のベデステルクラング回路１９は、第４図４−２
の波形で示したように、到来するＤＶＳ信号１１のペデ
スクルレベルを、（ｐＩ）Ｉ、　）　Ｊ−４”　００１
０１１１１　″の値にフラッグする回路である。

第１３図にペデスタルフラッグ回路１９の具体的回路図
を示す。図中）ＩＳＤ信号２８０は、ＩＩｓ信号１３９
が得られているとｔｔｌＪｔとなる同期検出状態を示す
信号であシ、同期検出判定回路２８５に入力される。今
、Ｈ８Ｄ　＝″′Ｏ”即ち、同期検出が行われていない
状態であると、ペデスタルフラッグをかけるべきタイミ
ング情報（例えばＲＦＰ　２　Ｂ　）を得ることができ
ないため、１ず同期信号部分を切出す必要がある。この
ためｌｌ５Ｄ信号２８０がｌ”→″′Ｏ”となると、シ
フトレジスタ２８４でＨ８Ｄ信号２８０の立ち下りを検
出し、この検出信号２７６（ケ°−ト２７５の出力）で
、フラッグ電圧をデジタル量として記憶しているラッチ
２７２をリセットする。ラッチ２７２の出力２ｏがオー
ル″′０”となると、クラングミ圧（第１図のＤＡＣ２
１の出力２２）はＯＶとなシ、フラング制御系は初期状
態に設定される。

一般的にビデオ信号入力が存在すると、初期設定時にネ
・けるＡＤＣのダイナミックレンジと信号の関係は、第
４図に４−１で示したようになっている。第１３図にお
いてＤＶＳ信号１１である８ビット信号のオア論理をと
るケ°−ト２５２の出力は、ＡＤＣｌｏのダイナミック
レンジのＬＳＩ３１１！Ｉ端を人力信号が横切った期間
のみ、つまりＤＶＳ信号１１がオールパ０”となったト
キＩＩ　ＯＪ＋となる。このケ”−ト２５２の出力は８
段１苦成のシフトレジスタ２５３に導かれている。

シフトレジスタ２５３の全ての出力を入力とするＮＯＲ
ケ”　−）　２５４の出力２５５には、ダート２５２の
出力をＬＰＦを通した信号に相当する信号が１″として
得られる。これらのｆ−）２５２、シフトレジスタ２５
３、ダート２５４によ、！７　ＤＶＳ信号１ノのレベル
検出回路２８１が構成される。この検出回路２８１の出
力信号２５５の立ち上シタイ□／グをＮＡＮＤダート２
５６で検出し、ＲＳフリ、プフロッｆ２５７をセットす
る。このフリ、プフロッｆ２５７のＱ出力２５８は、１
０ビ、トのデータセレクタ２６９のＢ入力に導かれてい
る。なか、データセレクタ２６９のＢ入力データはこの
時、図示しないエンコーダによ！７Ｍ５Ｂ側から°’１
１１１１１１０００”に変換されて入力されるものとす
る。データセレクタ２６９０１０ビツト出力２７０とラ
ッチ２７２（Ｄｌ　２ビツト出力２７３は、ＬＳＢを一
致させて減算器２７１で差を取られる。その差信号がシ
フトレジスタ２５３のＱ３出力のタイミング（ＡＮＤ＋
”−）　、？　ｙ　ｇの出力タイミング）で再びラッチ
２７２に書き込１れる。

上記した動作を繰シ返すことによシ、フラングレベルは
Ｉｔｇ信号１３９が得られるまで上昇する。Ｉｔｇ信号
１３９が得られると、Ｈ８Ｄ　＝　”　１”となシ同期
検出状態となる。Ｈ８Ｄ　＝″′ｌ”の時、切換回路２
８３を構成するデータセレクタ２６９の出力２７０には
Ａ信号２６８が導かれ、ペデスタルフラングモードとな
る。ＤＶＳ信号１１は減算器２５０で（ＰＤＬ　）２５
１　”００１０１１１１”の分だけ減算される。減算器
２５０の出力のサイン（ｓｇｎ）ビットは、ＤＶＣ８信
号２８６として後述するＰＬＬ制御回路に導かれる。ま
た、減算器２５０のｓｇｎビットを含む８ビツト出力は
ラッチ２６３に導かれ、第１１図にｋけるカランり２３
８からの第１２図に示した丁φ８周期であるＱ３１１３
力２３０でサンプリングされる。

加′Ｊ７．器２６５、ラッチ２６６はデジタル型の積分
回路２８２を構成している。積分回数はラッチ２６６の
φ入力１６３で決する。第１２図に示したようなカラー
バースト期間の積分を行うため、この積分回数は１２回
とする。う、チ２６６０出力２６７のうち、下位２ビｙ
）を切抽てた１０ビツト出力２６８がデータセレクタ２
６９のＡ入力に導かれる。

なお・、加ｎ、器２６５のＣＯ大入力第１１図にお←ノ
るカウンタ２３８からのＱｓｚ出力２４１が導かれてウ
ォーブリング信号となっておル、これによシフラングの
精度を向上させている。上述した１２回の積分が終了す
ると、う、チ２６６にはタイミング発生回路１６０から
のＬ２Ｒ信号１６４のタイミングでリセットがかかる。

減算器２７１、う、チ２７２もまた積分回路２８４を構
成して＞ｂ、減算器２７１の入力２７０がオール″０“
となるように積分がくシ返され、これによシペデスタル
レベルが安定する。なお、タイミング発生回路１６０か
らのＬ１２φ信号１６９及びケ”−）　２７　＆の出力
はラッチ２７２のクロックを与える信号２７９となシ、
その反転出力２ｏ−１はフランジ用ＤＡＣ２１のｒ−タ
ラ、チのクロックに使用される（第１図では省略）。

（ＰＬＬ　ｆｌｊｌＪ御回路） ＰＬＬ制御回路２３の原理的な構成例については米国特
許第４２９１３３２３０明細書に述べられているため、
ここではＰＬＬ制御回路２３についてはその具体的回路
構成及び特徴について述べる。

第１４図はＰＬＬ制御回路２３の概略構成を示すブロッ
ク図である。誤差検出回路３００はタイミング信号であ
るＬ７φ信号１６２　、ＬｚＲ信号１６４．Ｌ６Ｒ信号
１６５に制御されて、ＤＶＳ信号１１に関し の３Ｊｔ分演３１．を行う。なお、Ｐ４Ｊのサンプリン
グ点については第５図のカラーバースト波形５−１上に
示す。第５図で５−２は、演算を行う期間（バースト期
間）を示しておシ、本実施例に関してはに＝６として使
用した。即ち、６バ一スト期間につき上記（１）式の積
分演算を行うことになる。

第５図に示したようにカラーバーストの位相に対して目
標とするサンプリング位相をθとすると、誤差信号は となる。（２）式の誤差演算を行うのが誤差演算回路３
０２であシ、その演算出力３０３は誤差積分回路３０４
に導かれる。誤差積分回路３０４の出力２４はＤＡＣ１
６に導かれ、これによってＰＬＬがかかることになる。

（２）式よシθの値（実際は一〇の値）を可変とするこ
とにより１任意のサンプリング位相を得ることができる
。なお、色相のコントロールは、このｔａＪＩＯの値を
可変とすることによシ行う。即ち、色相コントロールデ
ータ発生回路３０５はコントロール信号４９を受けると
、予め定められているコントロールデータに従って一θ
の値を選び出し、その値を示す信号３０６を誤差演算回
路３０２に出力する。

一方、前記（１ン式の積分演算結果、つオシ誤差検出回
路３００の出力３０１のｓｇｎビットは基部ザンプリン
グ位相検出ケ二−ト回路３１４に導かれ、ここで基準と
なるサンプリング位相を与える基準位相・ぞルス３１５
が生成される。この基準位相パルス３１５は連続的に基
準パルスを発生する基準１？ルス発生回路３１６に導か
れ、基準位相、つｉ　ｐ　ＮＴＳＣの場合でＩ軸、ＰＡ
Ｌ、の場合でＵ軸をそれぞれ示すφ、信号２６が基準ｔ
４ルスとして得られる。なお、ＰＡＬについては基準位
相としてＵ軸を得ると共に、ＰＡＬアイデント信号を必
要とする。

１ビツトからなるＤＶＣ８信号２゛８６はバースト板波
積分回路３０８に導かれ、カラーバーストの６周期期間
、φ。信号２６でサンプリングされるとともに、そのサ
ンプリング結果が積分される。積分結果３ｏ７　　はＰ
ＡＬアイデント信号の安定性を得るための時定数回路（
積分回路に等しい）３１０に導かれる。この時定数回路
３１０の出力３１１と円り信号２５及びタイミング信号
であるＬ１２φ信号１６９により、ＰＡＬアイデント判
定ケ゛−ト回路３１２でＰＡＬアイデントが所定の関係
を満しているか否かが判定され、所定の関係にない場合
は、リセット信号３１３が出力される。ＰＡＬアイデン
ト発生回路３０７は、／ＩＩＦ１１信号１８を入力とす
る１段のカウンタで、そのカウント出力としてＰＩＤ信
号を得る。リセット信号３１３はこのカウンタのリセッ
ト端子に入力されている。前記基準サンプリング位相は
、ＰＡＬに釦いてはＵ軸部ち、ＰＩＤ信号２５に従って
バースト位相に対して±４５°の位相となる。

第１５図にＰＬＬ制御回路２３のよシ具体的な回路構成
を示す。ＤＶＳ信号１１はう、チ３２０に導かれる。ラ
ッチ３２０のリセット信号はＬ６Ｒ信号１６５である。

ラッチ３２σの出力３２ノは減算器３２２に導かれる。

減算器３２２の出力３２３はう、チ３２４に導かれ、う
、チ３２４の出力３２５はラッチ３２７に導かれる。

う、チ３２７の出力３２８は１２ビツトから成り、減算
器３２２の一方の入力となる。この出力３２８のＭＳＢ
側から８ビツト分の出力３３０が誤差演算回路３０２に
導かれる。ラッチ３２０の１２ビ、ト出力３２５もまた
誤差演算回路３０２に導かれる。

Ｌ２１を信号１６４　、　Ｌｙφ信号１６２は誤差演算
回路３０２を制御する信号であ！７．（１）式で示した
積分演算結果においてラッチ３２４の出力３２５に 、Σ（Ｐ４　ｊ　−Ｐ４　ｊ−２）　　の１直が、ラッ
チ３２７の出力Ｊ＝１ に、Σ（Ｐ４ｊ−１−Ｐ４ｊ−５）の値がそれでれ来る
よううＪ＝１ ッチ３２４，３２７を制御する。積分結果のデータのう
ちのサインビット３２６，３２９は裁ｊ％サンプリング
位相検出ｒ−）回路３１４に導かれる。

今、ＮＴＳＣでθ＝３３°とするとＱ軸（Ｑ−軸）が検
出でき、またＰＡＬでθ＝±４５°とするとＰＩＤ信号
に制御されＵ軸が検出できる。

第１５図中、ＡＮＤダート３３８がＱ軸検出用ケ９−　
ト　であ　シ　、　　ＡＮＤ　　ケ９−　ト　３３９，
３４０　　がＵ軸検出用ケ”−トである。各ｆ−ト３３
８〜３４０の出力は０Ｒｆ−ト３４１に導かれる。ＯＲ
ケ０−トＪ４１の出力３１５は基準パルス発生回路３１
６に導かれる。シフトレジスタ３５４は基準軸検出用で
あシ、そのＱ１出力３５５がカウンタ３５６を’）セッ
トする。カウンタ３５６のＱ６２出力３５７はシフトレ
ジスタ３５８に入力サレ、φ、クロックで同期化されて
シフトレジスタ３５８のＱ１出力よシφ。信号２６とし
て得られる。このφ。信号２６の立ち上シタイミングが
Ｑ−軸を示すことになる。第１６図にＬ７φ信号１６２
　、　ＬａＲ信号１６５　、５Ｒ９Ｒ信号１６７、シフ
トレジスタ３５４の入力３１５およびそのＱｌ出力３５
５　ｒ　Ｑｓ＋　＋カウンタ３５６の。６２出力３５７
．φ８および第１１図の７リツプフロ、プＲ８５ＩのＱ
出力の各波形を示した。

色相コン）ｏ−ルは２ビツトステツグとした。

コントロールデータ４９はデータデコーダ３３３テテコ
ードサレ、エンコーダＲＯＭ　３３５　テエンコードさ
れる。ＮＴＳＣの場合、コントロールデータ４９がＩ＋
　００　ＩＰの時Ｏの値を３３°（中心値）に、°゛０
１”の時θ＝２７°に、’１０”の時θ＝３７°に、′
１１＃の時θ＝４１°に選ぶことにすると、−３３°は
ｓｇｎを含む６ビツトで近似すすれば一３３°＝００１
０１０１”とエンコードされ、同様Ｋ　ｔａｎ　２７°
＝”０１００００”ｔ　ｔａａ　３７°＝”０１１００
０”。

ｔａｎ４１°＝　”　０１１１００”とエンコードされ
る。

ＰＡＬの場合はＰＩＤ信号２６によジエンコード値が制
御される。ＰＡＬの時、コントロールデータ゛００”は
θ＝±４５°となシ、エンコード出力はｓｇｎを含む７
ビツトで近似しＰＩＤ　＝″′１”の時、”０１１１１
１１“をエンコード出力としてイ＋）Ｎ　ＰＩＤ　＝　
′０”（以下単に雨とｈう）の時、”１００００００”
ヲ得ル。コントロールデータ゛Ｏ１”の時θ＝　ＰＩＤ
で０１１００００”を、ＰＩＤで”　１００００００”
を得る。コントロールデータダ′１０Ｈの時ＰＩＤで”
０１１１１１１”を、再６で”１１１００００”を得る
。コントロールデータｌ′１１”の時ＰＩＤで”０１１
１１１“を刀１で”１１０００００”を得る。。

このように、色相コントロールに関しては、ＮＴＳＣ信
号及びＰＩＤ信号２５に従って所定のエンコード出力（
エンコーダ３３５の出力）３３６が得られる。エンコー
ダ３３５の出力３３６は−σの値を示し、誤差演算回路
３０２に導かれる。

誤差演算回路３０２はラッチ３２４の出力３２５とエン
コーダ３３５の出力３３６とを乗算する乗算器３３２と
、この乗算器３３２の出力３３７とラッチ３２７の出力
３３０とを加算する加算器３３１とよ構成る。タイミン
グ信号（φ□φ）１６８は乗算器３３２０乗算タイミン
ングを与える。加算器３３１の出力３４３は誤差積分回
路３０４に釦ける加算器３４４に入力される。加算器３
４４の他の入力は、ラッチ３５１の出力３５２である。

加算器３４４の出力３４６はう、チ３５１に導かれてい
る。Ｌｔｚφ信号はラッチ３５１のラッチタイミングを
与えると共にＡＮＤ　＋”−ト３４Ｆ１．３４７に導か
れ、オーバーノロ−アンダーフローの検出タイミングに
使用される。

これら加算器３４４、ラッチ３５１、ＡＮＤダート３４
７．３４８で誤差積分回路３０４を構成している。う、
チ３５１は１３ビ、ト構成であり、ＭＳＩ３側から９ビ
ツトの出力２４が第１図のＰＬＬ用ＤＡＣ７６に導かれ
る。

上連したようにゲート３４８はオーバーフロー検出ケ°
−トで、出力３４９が１”の時ラッチ３５１をプリセッ
トし、その出力をオール１゛１”とする。ケ９−ト３・
４７はアンダーフロー検出ケ°−トで、出力３５０が１
”の時ラッチ３５１をリセ、トシ、その出力をオール゛
０”とする。なお、加算器３４４の出力３５３はオーバ
ーフローの出力を示している。

第１５図中にち−いて、ＤｖＣ８信号２８６は加算器３
６ノに導かれて釦シ、加算器３６１の出力３６２はラッ
チ３６３に導かれる。ＡＮＤダート３５９はＰＡＬ時の
Ｕ軸検波位和信号３６０を出力し、ラッチ３６３にクロ
ックとして与える。

これらのダート３５９、加算器３６１、ラッチ３６３で
バースト検波積分回路３０Ｂを構成する。この積分回路
３０８のｓｇｎ出力３６５は時定数回路３１０に導かれ
、さらに積分される。

時定数回路３１０は加算器３６６とこの加算器３６６の
ｓｇｎ出力３６８およびこれ以外の５ピツトの出力３６
７をラッチするラッチ３７１゜３７２を主体として構成
されている。

なお、　ＡＮＤ　　ケ”　−ト　３７３．ＮＯＲダー　
ト　３７４ハ各々オーバーフロー　アンダーフロー検出
用であシ、検出タイミング信号はφ□φ信号１６８であ
る。ラッチ３７１の出力３７７はＰＡＬアイデント判定
ｙ−ト回路３７９に導かれる。今、ＰＡＬアイデント発
生用のカウンタ３８０の０７１出力３８１が１″で、ラ
ッチ３７１の出力３７７が１＃であると、Ｌ１２φ信号
１６９のタイミングでカウンタ３８０がリセット信号３
１３によりリセットされ、Ｕ軸検波とＰＡＬアイデント
を所定の条件に引きもどす。そしてカウンタ３８０のａ
ｔｔ出力にＰＩＤ信号２５が得られる。

（水平カウントダウン回路） ｕ（１図にトける水平カウントダウン回路３２の詳細な
ブロック図を第１７図に示す。水平カウントダウン回路
３２は４つの大きなプロ、り４Ｇ１．４６２，４６３．
４６４から構成される。連続性釦よび同期性が検出され
た第６図の周期メモリ回路１４４の出力Ｌ　４　ｏｕｔ
信号１４９及びタイミング信号１４７、判定回路１５１
の１）ＣＫ出力１５２から、到来する水平同期信号の同
期を記憶するのが第２の水平周期メモリ回路４６１であ
る。また、こ、うして記憶された水平周期データ４２４
を入力として、到来する水平周波数ｆＩＩとφ８の関係
を検出し、水平標準モー１゛を示すＩＩＭＯＤ信号４０
０を判定するのが水平標準モ−「゛検出回路４６４であ
る。ＨＭＯＤ信号４００は第１図に示したようにＹ　−
Ｃ、／）離回路３８に導かれて釦シ、１１Ｍ０Ｄ＝”ｌ
”の時、周知のようにＹ−Ｃ分離回路３８はライン相関
を利用してＹ、Ｃ両信号の分離を行う（これはコムフィ
ルタとして周知である）。

一方、ＩＩＭＯＤ　＝　”　０”の場合はｙ、ｃ分離を
ライン相関を用いて行うと、場合によっては分離が非常
に悪くなる（ＩＨ遅延線上のサンプル点が釦互いに画面
上ではなれている場合ンため、Ｙ、Ｃ分離は周知の水平
方向のサングル点同士を使ったＢＰＦによう行う。この
ようにＨＭＯＤ信号４００ｉＪ、Ｙ−Ｃ分離回路３８の
動作を切換える働きをする。

水平周期メモリ回路４６１の出力４２４は水平同期再生
回路４６２に導かれ、この再生回路４６２によって水平
ドライブ信号（ｆＨｏ　ｏｕｔ　）３４を得る。−’Ｉ
ＩＦＢ信号１８と到来するＨｓ信号１３９の位相を比較
し、所定の位相関係にない場合、水平同期再生回路４６
２に信号４５８を出力して、位相を引込むための回路が
水平位相検出回路４６３である。

以下、第１７図の各プロ、り４６１．４６２゜４６３．
４６４をさらに詳しく説明する。

（ａ）　　水平周期メモリ回路４６１ １．４ｏｕｔ信号１４９は減算器４０１に導かれる。

一方、第６図のラッチｄ’ルス発生回路１４６からの５
Ｒ６Ｑ１ｏｕｔ信号１４７は水平周期メモリタイミング
発生回路４０８に導かれ、この回路４０８で各種のタイ
ミング信号４０９，４１０゜４１１が発生される。これ
らのタイ□ング信号４０９．４１０，４１１は第６図の
判定回路１５１よシのＤＣＫ信号１５２により制御され
る。

減算器４θ１の出力４０２は差分検出ｒ−）回路４０５
に入力され、その差分値が検出される。

このケ°−ト回路４０５は差分値の大きさによう１時定
数切換回路４０３及び制御信号発生ケ°−ト１←１路４
１７に制御信号４０３−１．４０７を供給し、また差分
値が零の場合は加算器４１２にウォーブリング信号４０
６を与える。時定数切換回路４０３は上記の差分値に従
って系の時定数を：ｌｊ！］御するよう動作する。時定
数切換回路４０３の出力４０４は、加算器４１２に導か
れる。加算器４１２の他の入力はＭＳＢ側の１１ビツト
から成る１６ビ、トであシ、水平周期値メモリ回路４２
１の出力４２４と、水平周期補正メモリ回路４２２の１
６ビクトのうちＬＳＢ側５ビットの出力４２３とからな
る信号４２５である。加舞、器４１２の出力１６ビツト
のうちＭＳＢａ＋ｑｉｉビ、トは、切換回路４１５に導
かれる。

切換回路４１５の他の入力には標準水平周期発る。第２
３図には各タイミング信号のタイムチャートを示した。

第２３図よシ理解できるように、ダート４８５はＤＣＫ
信号１５２が′１”の時、自己リセット信号４８７を出
し、シフトレジスタ４８４のＱ３以降の出力は出ないこ
とになる。即ち、差検出がφ８で士″３”以上の値であ
ると周期メモリは例の動作も行わず、前の状態を保つこ
とを示している。

減算器４０１の出力は８ビ、トが有効ビット長となりて
おシ、その８ビ、トの信号４７４はデータセレクタ４７
５０Ｂ入力となる。一方、８ビツトの信号４７４のうち
、ＬＳＢ側３ビ、トの信号４７３はデータセレクタ４７
５の八人力となる。さらに、信号４７４０Ｍ５Ｂ側６ビ
ツトの信号４７２　ｅ　ＬＳＢ側２ビットの信号４７１
は差分検出ケ°−ト回路４０５に導かれ、両者の差分つ
ｉシ減算器４０１の出力の大きさが検出される。差分検
出デート回路４０６において、６人力ＡＮＤｒ−）　４
７９　＃　６人力ＮＯＲｌ’　−）　４ｔｔ。

の各出力は、０７１’−ト４１Ｊ２に導かれる。

ＯＲ＋”−ト４８２の出力４７８は差分が士″３”以内
の場合　ｔｔ　１　ｓとなシ、±゛３”以上の値となる
と°゛０”となる。

データセレクタ４７５の出力４０４は１１ビ、ト構成と
なっている。例えば減算器４０１の出力が＋°′２”の
時、八人力４７３には“０１０”が入力されてお、９、
ＯＲケ”−）　４８２の出力４７８はＩｔ　Ｉ　ＰＩと
なる。この時データセレクタ４７５の出力４θ４はＭＳ
Ｂ側から”０００００００００１０”となる。一方、減
算器４０１の出力が十″′８”の時、Ｂ入力４７４には
＠０００００１００’が入力されてｊ＝−シ、ＯＲダー
ト４８２の出力４７８は′°０”となる。この時データ
セレクタ４７５の出力４０４は”０００００１００００
０”となる。

即ち、差分（信号４７４）が大きいと後述する系の収束
を早めるべく時定数を小さくシ、差分が小さい場合は系
の安定度を確保するために時定数を大きくしている。従
って水平周期メモリ回路４６１の収束は早く、シかも一
定の値１で収束すると時定数を大きくするため、水平周
期メモリ値が高性能に得られる。

データセレクタ４７５の出力４０４は加算器４１２に導
かれる。加算器４１２の他の入力は水平周期値メモリ回
路４１２０１１ピツト出力４２４と、５ビ、トよシなる
水平周期補正メモリ回路４２２の出力５１　’４　、５
１６とよシ構成される１６ビツト信号４２５である。両
人力４０４．４２５はＬＳＢをそろえて加算される。

加ｎ器４１２のウォーブリング入力４０６（加算器ＬＳ
Ｂに”１”を加算する）は、差分検出ケ９−ト回路４０
５が零を検出した時、ＡＮＤダート４１１３の出力とし
て得られるものである。

１６ビ、トからなる加算器４１２の出力４７６のうちＭ
ＳＢ側１１ビット５０Ｂは、データセレクタ５０９のＢ
入力に導かれる。これに引続く３ビツト５０７は水平周
期補正メモリ回路４２２内のう、チ５ノ３に導かれ、ま
たＬＳＢ側２ビ。

トはラッチ５ノ５に導かれている。データセレクタ５０
９のＡ入力４２７には標準水平周期の値が出力されてい
る。即ち、ＮＴＳＣで”１０５４”の値″１００００１
１１１１０”、　ＰＡＬで’１１９９”の値″’１００
１０１０１１１１”である。データセレクタ５０９の出
力５１０はう、チ５１２に導かれる。

第１８図において、水平周期値の異常を検出する異常値
検出ダート回路４３１は予め定められた範囲内に周期値
があるか否かを判定するケ０−Ｆ回路で、ＮＴＳＣでは
、周期値が１０２４”〜”　ｉ　ｏ　ｓ　ｓ”内にある
か否かを６人カＡＮＤケ゛−）　５１７で検出する。Ｐ
ＡＬにおいては°’１１６０”〜”１２２４“内にある
か否かをＡＮＤｒ・−ト５１９−１で検出する。周期値
４２４が所定の値にないとＮＯＲダート５２１の出力５
２２ば“ｉ”となり、ＯＲｒ”−１５０３に導かれる。

０Ｒｒ−）５０ノの他方の入力はＨ８Ｄ信号２８０であ
る。

シフトレジスタ５０３の入力５０２が６１”となると、
ＡＮＤゲート５０４の出力５０５がＩｔ　ｌ　７１とな
シ、この出力５０５はデータセレクタ５０９を制御する
。ＡＮＤｒ−）５００はこの時φ８クロックを４９９を
出力する。このＡＮＤケ゛−）５（７１７の出力４９９
およびシフトレジスタ４８４（ＤＱｓ出力４９０は、０
Ｒ−３’−）４９７に導かれる。ＯＲ＋’−１−４９７
の出力４９８はラッチ５１２，５１３．５１５のクロッ
ク入力となる。ケ”−ト５ｏ４の出力５０５はまた、ラ
ッチ５１３をリセットすると共に、０Ｒｅ−）４９５全
通してラッチ５１５をリセブトする。

信号４７７とフリ、プフロッグ４９１のＱ出力４９２は
ＡＮＤ＋”　−）　４９４　、　ＯＲｆ　−）　４９５
全通してラッチ５１５をリセットする。第２４図に水平
周期値グリセット回路のタイムチャートを示す。

（ｂ）　　水平標準モード検出回路４６４第１９図に水
平標準モード検出回路４６４の詳細な回路図を示す。第
１９図において、水平標準モード検出ケ０−ト回路４２
８は、水平周期値メモリ回路４２１の出力４２４の値を
検出し、標準モードと判断すると出力５５０に′ｌ”を
出力する。

第２０図にＮＴＳＣ、ＰＡＬ各々に対する標準モー考え
ると、第２０図の５６０に示すようにＮの値が′９０４
“〜”９１６”となる入力に対して）ＩＭＯＤ　＝　”
　１”（標準モード入力を示す）とし、それ以外をＦＩ
ＭＯＤ　＝　”　０”とする。５６０は水平周期値メモ
リ回路４２１の出力を第１８図のラッチ５１２の出力ｆ
直で示したものである。すなわち、ラッチ５１２の出力
で見ると’１０４８”〜”　１０６０がＨＭＯＤ　＝″
１＃のｆ＠囲となる。

５６２　ｒ　５６　Ｊは同様にＰＡＬについて示した。

ＰＡＬの場合、ラッチ５１２の出力で見ると１１９２”
〜″’１２０８”となる入力に対して１１Ｍ０Ｄ＝”ｌ
”となる。

第１９図に釦いてケ９−ト５４０，５４１゜５４２がＮ
ＴＳＣのＩＩＭＯＤを検出するためのものであシ、グー
１−５４４，５４５．．５４７はＰＡＬの１１Ｍ０Ｄを
検出するためのものである。検出信号５５０はタイミン
グ信号である５Ｒ１２Ｑ　ａ信号４９３とともにＡＮＤ
ケ”−１５５１に入力され、カウンタ５５５をリセプト
すると共にＲＳフリッグ７０ッグ５５８をセットする。

また信号５５００反転信号は、信号４９３とともにＡＮ
Ｄケ”−ト５５２に入力され、カウンタ５５５の入力信
号となる。ＲＳフリップフロッｆ５５８のリセットはカ
ウンタ５５５の各人、出力の論理積をとるＮＡＮＤケ”
−ト５５６の出力５５７によシ行なわれる。図示したよ
うに積分回路４３０は、１１Ｍ０Ｄ　＝　”　０”とな
る入力に対しては水平同期入力連続８個の積分が成立す
る必要があシ、この積分によ！Ｊ　ＩＩＭＯＤ信号４０
０の安定度を向上している。このため結果的にはｙ−ｃ
分離の安定性が確保される。

＜ｃｒ　　水平同期再生回路４６２ 第１７図に釦いて、水平同期再生回路４６２は基本的に
は、水平周期値Ｌ１５出力４２４に従って、水平同期信
号を再生する水平同期カウンタ回路４４５を動作させ、
所定のｆｏｏ　ｏｕｔ信号３４を得るものである。

第２１図に水平同期再生回路４６２の具体的回路構成を
示す。水平カウ／タグリセ、ト値演算回路４３５には第
１８図のう、チ５１２の出力４２４と、水平カウンタ制
御量エンコーダ回路４５９の出力４６０が導かれ、加算
器５７０−１で加算される。エンコーダ回路４９５の出
力４６０は水平カウンタのカウント数を制御して水平位
相を引き込むためのデータであシ、ＩＩｇ信号１３９と
／ＨＦＩ信号１８の位相が一致しているとオール°°０
”となる。１１ビ、トからなる加′Ｗ、器５７０−１出
力はラッチ５７０−２に導かれ、ｄＢ倍信号位相同期さ
せられる。

ラッチ５７０−２の出力４３′６は１１ビツトの比較器
５７１かもなる一致検出回路４３７に導かれる。比較器
５７１の他の入力は、水平カウンタ５７２の出力１１ビ
、トである。比較器５７ノの一致出力４３８はカウンタ
５７２のノリセット端子ＰＴに与えられると同時に、水
平ドライブパルス発生回路４３９内のシフトレジスタ５
７６に導かれる。シフトレジスタ５７６のＱ＋出力５７
７はＲＳＳフリラグフログ５７８をセットする。シフト
レジスタ５７６のＱｔ出力４４１はカウンタ５７２にプ
リセットがかかったという情報を示す信号で、水平位相
検出回路４６３に導かれる。

水平カウンタ５７２はｆｎｏ　ｏｕｔ信号３４用のカウ
ンタで、φ８をクロック入力とする１１段のカウンタに
よシ構成されてｈる。このカウンタ５７２のプリセット
データはＮＴＳＣの場合、カウント値にして”１４５”
とな’）　ｓ　ＰＡＬで６６５”であり、これらはグリ
セ、トデータ発生回路５７４よシ与えられる。このプリ
セット値は、第７図の水平周期検出カウンタ２１３のプ
リセット値上９１カウント進んだ値を使用している。

そして５７３のカウント値はＡＮＤｆ−）５７３全通し
てＴｌ１ｃ信号４４７として取出される。

水平ドライブ／ＩＰルス発生回路４３９内のＲＳＳフリ
ラグフロップ５フのリセット信号はｙ　−ト５７９．５
１１Ｏ，５８１によシ得られる。フリ、グフ口、グ５７
８の出力にｆ１１Ｄ信号４４０が得られる。ｆ０信号４
４０はφ８クロック単位で制御されたドライプノソルス
である。

第２５図に比較器５７１の出力４４５、シフトレジスタ
５７６のＱ１出力４４　ｉ　＊　ｆＨｐ信号４４０、及
びＮＴＳＣ、ＰＡＬに釦けるカウンタ５７２のノＪウン
ト値を示した。

第２６図には一般的なｆＨＤ信号４４０　ＩｆＨ，Ｂ信
号’　８’　ＴｌＩｃ信号４４７、およびＮＴＳＣ、Ｐ
ＡＬにおけるカウンタ５７２のカウント値の概要と位相
関係を示した。同図よシＴ１１０信号４４７の立ち上９
タイミングである８３２カウントは、ｆＩＩＦＢ信号１
８０１周期のほぼ中間に位置していることが理解できる
。

第１８図の水平周期補正メモリ回路４２２の５ピツト出
力（ＭＳＢ側３ビットｓ　ｉ　４　、　ＬＳＢ側２ビッ
ト５１６）はデコーダ回路４４８に導かれる。

第２１図においてデコーダ回路４４８　、５９０は５ピ
ツト入力３２出力のデコーダで構成される。デコーダ５
９０は５ビ、ト入力が’ｏｏｏｏｏ’の時、第１のデコ
ード出力５８７が６１″となる。また、”ｏｏｏｏｉ’
　　の時、第２のデコード出力５８８が′１”　’１１
１１１”の時最終デコード出力５８９が′°１”となる
。デコーダ５９０の出力５８１，５８８．・・・５８９
は選択ダート回路４４４に訃けるＡＮＤダート５８３゜
５８４・・・５８５の一方の入力となる。

ｆＨＯ信号４４０は６２個のインバータ列からなるタッ
プ付の水平ドライブｄ’ルス遅延回路４４２に入力され
ると同時に、ｒ−１５８３に導かれる。遅延回路４４２
０６２個のインバータ列の総遅延量はφ８の１周期が望
ましく、今φ、としてＮＴＳＣの場合を仮定すると総遅
延量が７　Ｑ　ｎ５ｅｃとなシ、インバータ１段当シの
遅延量は約１　ｎ５ｅｃ程度になる。遅延回路４４２か
らは２つのインバータ毎に５８２．５１１６のように出
力線が出され、各出力が選択ｒ−ト回路４４４における
ＡＮＩＩ”　−１５８３，５８４，−５８５０一方の入
力に与えられる。ＡＮＤダート５８３゜５８４、・・・
５８５の計３２ビットの出力はＯＲダート５８６に導か
れ、ＯＲダート５８６の出力にｆｎｏ　Ｏｕｔ信号３４
が得られる。

このように、水平周期補正メモリ回路４２２の出力に従
って一’＋１０信号４４０を遅延させた出力を選択し、
ｆｌｌＤ　ｏｕｔ信号３４を得ている。この結果、ｆｌ
ｌＤ　ｏｕｔ信号３４はφ８クロック単位よりさらに高
精度な分解能が得られることになる。

第２９図は、この効果をＴＶ画面上の具体的なノソター
ンに対応させて説明するための図である。第２９図（、
）は本来画面上に映されるべき縦線を示す。同図（ｂ）
は上記水平周期補正を行わないでφ　単位にｆｎｏ　ｏ
ｕｔ信号３４が出力される場合の縦線の表示例を示した
ものである。

φ８＼Ｎ−ｆ、、　　（即ちφ８とｆＨの関係が整数倍
の関係にない場合、例えばＰＡＬの標準信号がそうであ
る）のとき、本来表示されるべき縦線（図中破線）、？
９−４は実線で示したように表示され、２９−１９２９
−２．２９−３の点で示したようにφ８周期の幅のギヤ
を生じる。φ８周期はＰＡＬで約５６　ｎ５ｅｃである
ため、このギヤは肉眼で感知されてしまう。このギヤを
画面上で肉眼の検知限以下にしなければ高品位テレビノ
ヨン受像機としては十分でない。

本実施例では、このギヤを十分検知限以下にもって行く
ため、上述したように第１８図に３ける水平周期補正メ
モリ回路４４２の出力５１４゜５１６によシ第２１図に
釦けるｆ１１０信号４４０の遅延量を制御することによ
シ、水平同期再生の分解能をφ８単位以下にまで向上さ
せてｈる。

この結果、第２９図（ｃ）に示すようにギヤＩ戊分は同
図（ｂ）に示すものよシ理論的には１／３２に減少し、
実用上全く間層とはならなくなる。

（ｄ）　　水平殴相検出回路４６３ 第１７図に訃いて、水平位相検出回路４６３は、到来す
る水平同期信号（実際の信号として＆：ｌ：ｌｌｓ信号
１３９）と’／ＩＩＦＢ信号１８の位相関係を検出し、
検出された位相情報に従って水平周ＢＪＪ　ｉｆｆ生回
路４６２を制御し、結果的にＨｓ信号１３９とｆ１１Ｆ
Ｂ信号１８とを所定の位相関係にするべく位４１」引込
みを行うための回路である。こ・の場合、位相の引込み
は連続的に、しかも引込み時間は早く付うよう構成され
ている。

第２２図に水平位相検出回路４６３の具体的回路構成を
示す。第２２図にかいてｆＨＦ８信号１８はｆ□、Ｂ検
出回路４５０のシフトレジスタ６００に導かれ、ＮＡＮ
ＩＩ”　−）　６０１　テその立ち上りが検出される。

−’ＨＦＩ信号１８の立ち上シが検出されると、その検
出信号４５１によシｆｌ＋□タイミング発生カウンタ回
路４６３内のＩＮＳＮＳフリラグフリ６０３をセットす
る。フリラグフリ、ｆ６０３の互出力６０４は８段構成
のカウンタ６４１のプリセット端子に入力される。カウ
ンタ６４ノの！リセット値はＮＴＳＣの場合″’２０”
カラン）、ＰＡＬの場合″′０”カウントとなっておシ
、以下の比較パルスをＮＴＳＣ、ＰＡＬ共用としている
。カウンタ６４１の出力６０５は比較ノＪ？ルス発生回
路４５４に導かれる。比幀パルス発生回路４５゛４は到
来する）Ｉｇ信号１３９に対する／ＨＦ！＋信号１８の
各種タイミング信号（比較）Ｊ？ルス）を発生する。比
較・ぞルスはＴＰＩ、ＴＰ２・・・ＴＰ６の６種類あシ
、図示したようにケ”−１６０６ｍ６０７．６０８゜６
０９．６１０．６１１およびＲＳＳフリップフロフグ６
１，６１９．σ２０　、６２１　、６２２よシ作られる
。ケ”　−）　６１７０出力６１２が’ｒ　ｐ　ｉであ
り１フリ、ｆフロアゾ６１９の出力６２４がＴＰ２、フ
リップフロラｆ６１８の出力６２３７’）’Ｔ　Ｐ　３
、フリップフロップ６２０の出力６２６がＴＰ４、フリ
ップフロラｆ６２２の出力６２８がＴＰ５、フリップフ
ロラｆ６２１の出力６２７がｒＰ６である。

第２７図に位相が引込まれた状態のｆＨＦＢ信号１Ｂ、
　カウンタグリセットタイミング６０４（ＣＴＲ９ＰＴ
　）　、　Ｈｓ信号１３９　＋　Ｔ　Ｐ　１　ｒ　Ｔ　
Ｐ　２　。

ＴＰ３　、ＴＰ４　、ＴＰ５　、ＴＰ６の各タイムチャ
ートをカウンタ６４１のカウント値とともに示した。第
２７図中カウンタ（ＣＴＲ９）　５４１のカウンタ値”
１０４”〜”１０８”は”ＩＩＦＩＩ信号１８の・ぞル
ス゛ｌ”の期間のほぼ中間の値を取ったものであシ、こ
の位置にＨｓ＋信号信号ノボ９込まれることになる。

１１Ｊｊ２ノ４’ルｘ　Ｔ　Ｐ　１　、　Ｔ　Ｐ　２は
図示したように引込み位置の両側に位置するパルスで、
水平位相が少しずれていることを検知するＡ？ルスであ
る。ＴＰ３．ＴＰ４はｆｌｌＦＢ信号パルスＩｔｌ”の
中にある図示したような比較ノソルスで、引込み位置か
ら約クロックφ８で６０個程度ずれていることを検知す
るノ４ルスである。ＴＰ５　、ＴＰ６Ｖ上例えばＴＶの
チャンネル切換等によ’）　／ＩＩＦＢ　（ｃ’号７８
　Ｉｔｇ信号１３９の位相が大きくはずれていることを
検知するパルスであシ、互いにＴＨｃ信号（第２２図４
４７）のタイミングで切換えられる。

第２２図にむいて、比較ノセルスＴＰ１６１２゜ＴＰ２
６２４．ＴＰ２４２５．ＴＰ３６２３゜ＴＰ４６２６．
ＴＰ５６２２．ＴＰ６６２７は位相比較回路４５７に導
かれ、Ｈｓ信号１３９との位相比較、検出が行われる。

ＴＰ３６２３゜ＴＰ４６２６．ＴＰ５６２２．ＴＰ６６
２７は４ビツトから戒るう、チロ２９に導かれる。ラッ
チ６２９のクロックにはＨ８信号１３９が導かＪしてい
る。

ラッチ６２９の出力には、例えばＴＰ３が１１　、”の
時Ｈａ信号１３９が入力される。（Ｔ　Ｐ　ａ内にＨｓ
が存在する状態）゛とＰＩ−８信号５９４がａｔ　、”
となる。このように比較ノ４ルスＴＰ３゜ＴＰ４．ＴＰ
５．ＴＰ６内にＨｓ信号１３９が到来すると比較／ｅル
ス入力に従ってう、チロ２９の出力が′ｌ＃となる。各
比較・ぞルスに対応するラッチ６２９の出力をＰＩ　−
８信号５９４゜１）Ｉ＋−８信号５９３　、　ＰＩ　＋
　３２信号５９１゜Ｉ）Ｉ＋３２１ｔｉ号５９２とする
。これらの信号のサノイ、クス−８，＋８．＋３２．−
３２は対応するラッチ出力が１”の時の、第２１図の水
平同期カウンタ５７２のカウント値の制御値を示してい
る。例えばＰＩ　＋　３２信号５９１は水平同期カウン
タ５７２のプリセットタイシブを３２カウント分遅らす
ことによう位相引込みを行うための信号となる。第２２
図に訃いて、う７チ６２９のリセット端子には第２１図
のフリ、ｆフロッグ５７６からの５Ｒ１３Ｑｉ信号４４
ノが人力されて訃シ、水平同期カウンタ５７２にグリセ
ットがかかる毎にランチ６２９はクリアされる。所望の
位相に近い比較パルスＴ　Ｐ　１６ノ、？　。

ＴＰ２６２４は引込みの・安定度を確保するため、ＴＰ
３．ＴＰ４．ＴＰ５．ＴＰ６の場合とは別に取扱われる
。Ｔ　Ｐ　１　／＃ルス６１２はＨｓ信号１３９ととも
にＡＮＤダート６３０に入力され、ケ’−１６３０の出
力は２段構成のカウンタ６３２に導かれる。カラ／り６
３２のリセット端子ＲにはＴＰｌ−Ｉ■８の論理出力が
導かれている。

ダー１６３３を通してフリッｆ７０．プロ３４をセット
し、５Ｒ１３Ｑ　ｌ信号６４０でリセットすると、ＰＩ
−２信号５９６が得られる。即ち、ＩＩｓ　（８号１３
９がＴＰＩ信号６１２の中に連続して４回存在すると、
制御信号ＰＩ−２が得られる。

ＴＰ２信号６２４についても全く同様に、フリッグ７０
ッグ６３９の出力からＰＩ＋２信号５９５が得らＩする
。

第２１ｖに釦いて位相比較回路４５７の出力ＰＩ−２信
号５９６．ＰＩ＋２信号ｓｙｓ、ＰＩ−８信号５９４　
、　ＰＩ＋８信号５９３．ＰＩ−３２信号５９　Ｚ　、
ＰＩ＋３２信号５９１は水平カウンタ制御量エンコーダ
回路４５９に導かれる。このエンコーダ回路４５９は図
示の如く例えばＰＩ＋３２信号５９１が°′ｌ”の時、
＋３２の値を示す”　０１０００００”を出力し、ＰＩ
−３２信号５９２がｕ　ｌ　ｍの時、出力４６０に−３
２の値を示す”１１０００００’を出力する。そしてエ
ンコーダ４５９の出力４６０は、水平カウンタシリセッ
ト値演算回路４３５内の加算器５７０に導かれる。

（垂直カウントダウン回路） 第１図にむける垂直カウントダウン回路３６は第２８図
に示したように、垂直再生回路３６−１とＩ（ｓ信号１
３９が検出されているか否かを判定する同期確立判定回
路３６−２となシ構成される。垂直再生回路３６−１に
ついては、公知文献：特開昭５５−１５９６７３号公報
「垂直同期回路」にトいて基本的な回路例が詳細に運べ
られているので参照されたい。本発明の実施例にふ・け
る垂直再生回路３６−１は上記公知文献の一部を変更す
ればよい。この変更部分につき述べると、第２８図にお
けるカウンタ６５１１３．６５３は上記公知文献の第４
図中の１０゜１２に相当する各々２段構成のカウンタで
ある。

本実施例に釦いてはＱ８６信号６５０をカウンタ６５１
の入力クロ、りとし、カウンタ６５１のＱ２出力６５２
をカウンタ６５３の入力とし、カウンタ６５３から２・
ｆＩＩの信号を得る。また、カウンタ６５ノのリセット
入力は５ｆｔ１３Ｑ　を信号４４１となり、カウンタ６
５３のリセット入力は５Ｒ１３Ｑ　＋信号十Ｒｅ５ｅｔ
　１　（上記公知文献の第４図参照）となる。また、上
記公知文献にち・けるＣＳの代りにＣＳＶ信号１２６を
使用すればよい。第２８図のｆｙＯｏｕｔ信号３７が垂
直ドライブ信号である。ｆｖＤｏｏを信号３７は、カラ
／り６６σに導かれる。カウンタ６６θのリセット入力
はＨｓ信号１３９となっている。ＲＳフリッゾフロッグ
６６３は同期確立の判定状態を記１、ホするもＱで、）
Ｉｓ信号６６２でセットされ、ＮＡＮＤ　＆”　−トロ
　６１の出力でリセットされる。即ち、ｆｖｎｏｕｌ信
号１周期のうちにＨｓ信号１３９が１個以上出力される
と、同期が確立していると判定され、フリアゾ。フロッ
プ６６３の。出力が°゛１”となる。このＱ出力はジッ
トレジスタ６６５でφ８　信号に同期され、シフトレジ
スタ６６５の出力からＨ８Ｄ信号２８０が得られる。

即ち、同期がイ嘔立してｈるとＨ８Ｄ　＝″１＃となる
。実際には、フリラグ７０．ｆ６６３のＱ出力１よ図示
したようにＲ８１８Ｑ　＋／ｖｏ　ｏｕｔ−Ｑ　１４１
のようにＯＲを取られ、信号６６４としてシフトレジス
タ６６５に導かれる。信号６６４は１１ＳＤの２垂直期
間に１回の割合で前記クランプ回路Ｉ９をＶＪ　Ｊｊｌ
Ｊ状態とするための信号となる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもので、記１図
は７ＪジタルＴＶ受像機の要部のブロック図、第２図は
同実施例中に示す回路の表記方法を説明するための図、
第３図および第４図は同）ε施例の動作を説明するため
のＡＤＣのダイナミックレンジトよびビデオ信号波形図
、第５図はＰＬＬ回路の原理を説明するためのバースト
波形図、第６図は同期検出・タイミング発生回路のブロ
ック図、第７゛図は同期分離回路釦よび水平位相検出回
路の具体的回路図、第８図〜第ｉｏ図は第７図の動作を
示すタイムチャート、ＨｕＩｔ図はバーストフラッグ・
ＰＬＬ−クランプ用タイミング兄生回路の具体的回路図
、第１２閣は第１１図の動作を示すタイムチャート、第
ｒａｌＪｔよグ′ジタルクランプ回路の具体的回路図、
第１４図はＰＬＬ制御回路のブロック図、第１５図ンよ
ＰＬＬ制御回路の具体的回路図、第１６図は第１５図の
動作を示すタイムチ、Ｙ−ト、第１７１’ａ　ｔＪ：水
平カウントダウン回路のブロック図、第１８図は水平回
期メモリ回路の具体的回路図、ＵＩＩ　９　（３１ｇよ
水平標偵モード検出回路の具体曲回ＮｔＳ　１２Ｊ　、
第２０図番１第１９図の動作を説明するたル）の図、第
２１図は水平同期再生回路の具体曲回１：、″１図、第
２２図は水平位相検出回路の具体的１ｉｊＪ　Ｗｔ５図
、第２３図および第２４図は第１８図の動作を示すタイ
ムチャート、第２５図訃よび第２６図は第２１図の動作
を示すタイムチャート、第２７図は８ｇ２２図の動作を
示すタイムチャート、第２８図は垂直カウントダウン回
路の回路図、第２９図は第２１図の動作を説明するため
の図である。 １１　（ＤＶＳ　）・・・デジタルビデオ信号、２７・
・・同期検出・タイミング発生回路、３２・・・水平カ
ウントダウン回路、ｓ　ｓ　、　４　ｏ　Ｏ（ＨＭＯＤ
）・・・標ｉ％１１モード検ＩＬｌ信号、３８・・・ｙ
−ｃ分離回路、７３５？（ＩＩｇ）・・・水平同期検出
信号、４６１・・・水平周期メモリ回路、４６４・・・
水平標準モード検出回路。

Claims (1)

1. 【特許請求の範囲】 ビデオ信号をデジタル化した後、信号処理を行うデジタ
   ルテレビジョン受像機において、前記デジタルビデオ信
   号から水平同期信号を検出する手段は、 前記デジタルビデオ信号から複合同期信号を分離する手
   段と、 この手段より分離された前記複合同期信号の各パルスの
   前縁でカウントを開始しカウント値が所定値に達する毎
   に前記パルスからずれて第１の水平同期検出信号を発生
   する手段と、 この手段より発生される前記第１の水平同期信号のうち
   所定の周期で連続して発生される信号を第２の水平同期
   信号として選択して出力する手段とを具備したことを特
   徴とするデジタルテレビジョン受像機。