JPH03188588A

JPH03188588A - メモリアドレス制御方法

Info

Publication number: JPH03188588A
Application number: JP32774489A
Authority: JP
Inventors: Masanao Takaoka; 高岡　正直
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-18
Filing date: 1989-12-18
Publication date: 1991-08-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第５図）発明が解決しようとする課題課題を解決するための手段（第１図）作用（第１図）実施例（第２図〜第４図）発明の効果〔概要〕メモリアドレス制御方法に関し。

テーブルメモリのアドレスを分割すること（二より、高
速、かつ柔軟性のある計算ができるようにすることを目
的とし。

ある計算をしたい数値をアドレスとしてメモリに入力し
、計算結果を得るようなテーブルデータメモリ領域を有
する。３２ビットデ一タ幅メモリのメモリアドレス制御
方法：二おいて、下位ワード（１６ビット）側のメモリ
と、上位ワード（１６ビット）側のメモリのメモリアド
レスを別々に分割して入力可能とし、メモリの通常アク
セス時（−は、それぞれやアドレスに同じアドレスデー
タな入力することにより２通常の３２ビットデ一タ幅の
メモリとして使用し、テーブルデータアクセス時には、
下位ワード側のメモリと、上位ワード側のメモリに、そ
れぞれ別々のアドレスを入力することにより、−度に２
種類の計算結果が得られるように構成する。

〔産業上の利用分野〕

本発明はメモリアドレス制御方法に関し、更に詳しくい
えば２例えば文字認識装置などに用いられ、特に、読み
取った文字から抽出した文字の特徴データと、辞書の特
徴との距離計算を、高速処理可能として、漢字等の複雑
な文字を高速で、かつ高精度で認識できるようにしたメ
モリアドレス制御方法に関する。

〔従来の技術〕第５図は２文字認識装置における距離計算回路の従来例
のブロック図であり２図中、１は辞書メモリ、２はロー
カルメモリ、３〜１２はレジスタ。

１３〜１６は差算出回路、１７〜２０は加算回路。

ＷＲは書き込み信号を示す。

従来２文字認識装置においては、平仮名２炸仮名、漢字
、数字、記号、外国語文字などの認識処理をする。

これらの文字の内、漢字のような複雑な文字を高速で、
かつ高精度に認識処理を行うには、読み取った文字から
抽出した文字の特徴と、辞書の特徴との距離計算を高速
で行う必要がある。このため、従来は２例えば、第５図
に示したような距離計算回路が用いられていた。

この回路では、辞書メモリ１として、ニブルモード機能
を持つＤ−ＲＡＭを使用しており、また。

抽出特徴データを入力しであるローカルメモリ２には、
高速の５−ＲＡＭを使用している。

特徴データは、１つが７ビット構成となっており、距離
計算時には、辞書メモリ１とローカルメモリ２を同時に
アクセスし、距離計算を行って。

１回のニブルモードアクセスで４ワ一ド分（１６バイト
）の特徴の距離計算を行う（例えば、処理時間は７５０
ｎＳ）。

上記の計算をするには、先ず、ローカルメモリ２に格納
しである。入力特徴データを読み出し。

レジスタ４，６，８．１０にそれぞれ分割して書き込み
、これと同時に、辞書メモリ１から辞書特徴データを読
み出してレジスタ３，５，７．９にそれぞれ分割して書
き込む。

この場合、上記レジスタへのデータ書き込みは。

ライト信号ＷＲにより行われる。

次に、レジスタ３，４のデータを差算出回路１３へ入力
し、レジスタ５，６のデータを差算出回路１４へ入力し
、レジスタ７．８のデータを差算出回路へ入力すると共
に、レジスタ９，１０のデータを差算出回路１６へ入力
して、それぞれ２つのレジスタからのデータの差を算出
（入力特徴データと辞書特徴データとの差の絶対値を求
める）する。

上記の計算が終了すると、差算出回路１３の出力と、差
算出回路１４の出力とを加算回路１７に入力して加算し
、差算出回路１５の出力と、差算出回路１６の出力を加
算回路１８に入力して加算すると共Ｅ、これら両扉算回
路１７．１８の加算結果を、加算回路１９に入力して加
算する。

前記加算回路１９の出力は、レジスタ１１に入力して保
持し、この値は、加算回路２０で加算し。

レジスタ１２に加算結果を保持する。このレジスタ１２
の出力に距離計算結果が得られる。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点があ
った。

（１）従来の距離計算回路は、全てハードウェア回路で
構成されていたので、計算方法が固定している。

例えば、入力特徴によって計算結果の重み付けを変える
といったような柔軟性のある距離計算ができなかった。

（２）特徴の比率を求めて、その結果を距離とするよう
なハードウェア回路も考えられていたが。

このような回路では２回路規模が膨大になってしまう。

（３）上記のようなハードウェア回路によらず。

メモリのアドレスを分割しないで（例えば３２ビットの
まま）、テーブルメモリをアクセスし、距離を求めよう
とすると、ハードウェア回路で計算した場合よりも処理
時間が長くなる。

本発明は、このような従来の欠点を解消し、テーブルメ
モリのアドレスを分割することにより。

高速、かつ柔軟性のある計算ができるようにすることを
目的とする。

〔課題を解決するための手段〕

第１図Ａは本発明の原理ブロック図、第１図Ｂはメモリ
の説明図である。図中、２１〜２３はＭＰＸ（マルチプ
レクサ）、２４．２５はメモリを示す。

メモリ２４及び２５は、Ｂ図のようにして使用する。す
なわち、データ幅は３２ビットでアリ。

通常のアクセス時に使用するメモリ領域と、テーブルデ
ータな格納するテーブルデータ領域とを設けておき、メ
モリアクセス時に、これらの領域を選択して使用する。

上記通常アクセス領域は、データ幅３２ビットで使用し
、そのアドレスなｏｏｏｏｏ〜０ＦＦＦＣまでとする。

また、テーブルデータ領域は、データ幅が１６ビットで
、テーブルデータ１（下位１６ビット）とテーブルデー
タ２（上位１６ビット）とを設け、そのアドレスを１０
０００〜ＩＦＦＦＣまでとする。

テーブルデータ１と２には、同じデータを格納しておき
、ある計算したい数値をアドレスとしてメモリに入力し
、テーブルデータな参照することにより、−度に２種類
の計算結果を得ることができるようになっている。

メモリ２４．２５はデータ幅１６ビットでアドレスがＡ
Ｏ〜１４となっている０そして、メモリ２４は下位ワー
ド側（Ｌ）として用い、メモリ２５は上位ワード側（Ｈ
）として用いる。

メモリを２通常３２ビットデータ幅でアクセスする場合
と、１６ビットのデータ幅を有するテーブルメモリとし
て使用する場合のアドレスは、切替信号によりＭＰＸ２
１〜２３を切り替えて行う。

メモリを通常アクセスする場合には、ＭＰＸ２１とＭＰ
Ｘ２２で下位アドレスＡＯ２〜１５を選択し２ＭＰＸ２
３で上位アドレスＡ１ｓ　（Ａｔｅ　＝　Ｏ）を入力す
る。

このアドレスの入力で通常アクセス領域がアクセスされ
、３２ビットデータの内、メモリ２４からは１６ビット
のデータＩ）ｏｏ〜１５が出力され、メモリ２５からは
、１６ビットのデータＤ１６〜３１が出力される。

また、メモリのテーブルデータ領域をアクセスする場合
には、ＭＰＸ２１でテーブルデータ１アクセス用のアド
レスＴＢＩの内、下位アドレスＡＯＯ〜１３を選択して
メモリ２４へ入力し、ＭＰＸ２２で、テーブルデータ２
アクセス用のアドレスＴＢ２の内、下位アドレス人００
〜１３を選択してメモリ２５へ入力すると共に、ＭＰＸ
２３では、テーブルデータ選択用のアドレスの上位アド
レス「１」を選択してメモリ２４とメモリ２５に入力す
る。

このアドレス入力により、メモリ２４からは。

テーブルデータ１がアクセスされて、計算結果が出力さ
れ、メモリ２５からは、テーブルデータ２がアクセスさ
れて計算結果が同時に出力されるので、２攬類の計算結
果が同時に得られる。

〔作用〕

本発明は上記のように、ある計算したい数値をアドレス
としてメモリに入力し、計算結果を得るようなテーブル
データ領域を有する３２ビットデ一タ幅のメモリのアド
レス制御を行うには、メモリを下位ワード（１６ビット
）側と、上位ワード（１６ビット）側のメモリアドレス
を別々（：分割して入力する。

通常のアクセス時（二は、ＭＰＸ２１〜２３を切り替え
て１通常アクセス用の下位アドレスＡＯ２〜１５をメモ
リ２４．２５のアドレスＡＯ−１３へ入力し。

上位アドレスＡ１６　（Ａ１６　＝　Ｏ）をメモリ２４
゜２５のアドレスＡ１４へ入力すると、メモリ２４から
は１６ビットの下位データＩ）ｏｏ〜１５が得られ、メ
モリ２５からは、１６ビットの上位データＤ１６〜３１
が得られるから２合計３２ビットのデータが得られる。

この場合、第１図Ｂでは、アドレスｏｏｏｏｏ〜０ＦＦ
ＦＣの通常アクセス領域がアクセスされる。

また、テーブルデータのアクセス時（二は、　ＭＰＸ２
１〜２３の切り替えにより、メモリ２４のアドレスＡＯ
〜１３には・　ＴＢＩ　　Ａｏｏ〜１３が入力し、Ａ１
４には「１」が入力すると共（二、メモリ２５のアドレ
スＡ□−１３にはＴ　Ｂ　２　　ＡＯＯ−１３が入力し
ｒ　Ａ１４には「１」が入力する。

これにより、メモリ２４からは、テーブルデータ１から
の計算結果が出力され、メモリ２５からは、テーブルデ
ータ２からの計算結果が同時に出力する。

このようにして、２種類の計算結果が同時に得られるか
ら、従来のものにくらべて処理速度が速くなる。

〔実施例〕

以下１本発明の実施例を図面に基づいて説明する０第２図及び第３図は２本発明の１実施例を示した図であ
り、第２図は２文字認識装置のブロック図、第３図は、
メモリの説明図である。

図中、第１図と同符号は同一のものを示す。また、２４
Ａ、２５Ａはローカルメモリ（８−ＲＡＭ）。

２６はＭＰＵ、２７は文字認識回路、２８はセレクト回
路を示す。

この例は２本発明を文字認識装置に用いた場合の例であ
り、メモリとして、８−ＲＡＭから成る高速のローカル
メモリを用いたものである。

また、メモリの通常アクセス領域を２つに分け。

その一方の領域を、入力抽出特徴データとし、他方の領
域を、辞書との照合処理ワーク領域としたものである。

メモリの通常アクセス時には、ＭＰＵ２６から出される
アドレスＡ０２〜１６をＭＰＸ２１〜２３で切り替えて
ローカルメモリ２４Ａ、２５Ａに入力する。これにより
、３２ビットデ一タ幅でのアクセスが可能となり、アド
レスｏｏｏｏｏ〜０ＦＦＦＣの範囲にある入力抽出特徴
データ領域と、辞書との照合処理ワーク領域とがアクセ
スできる。

また、テーブルデータを用いる場合には２文字認識回路
２７から出力される下位のアドレスＴＢＩ　　ＡＱ〜１
３と、ＴＢ２ＡＱ〜１３をＭＰＸ２１・　２２で切り替
えると共に２文字認識装置２７内に設けられたセレクト
回路２８から出力されるテーブルセレクト信号「１」を
ＭＰＸ２３で選択し、ローカルメモリ２４Ａ、２５Ａの
上位アドレスに入力する。

このアドレスによるアクセスで、テーブルデータ１とテ
ーブルデータ２がアクセスされ、入力抽出特徴データと
、辞書の特徴データとの距離計算が同時に行われる。

第４図は、他の実施例のブロック図であり２図中、第２
図、第５図と同符号は同一のものを示す。

また、２９〜３１はレジスタ、３２〜３５はシフトレジ
スタ、３６，３７はＭＰＸ（マルチプレクサ）を示す。

この例は２文字認識装置における距離計算回路に用いた
例である。

辞書メモリ１は、ニブル機能を持つＤ−ＲＡＭで構成し
、ローカルメモリ２４Ａ、２５Ａには。

高速の５−ＲＡＭを用いる。このローカルメモリは２例
えば第３図に示したようなものを使用する。

そして、ローカルメモリ２４Ａ、２５Ａの高速性を生か
して、先ず、入力特徴データの４ワードを、シフトレジ
スタ（ＳＲ）３２〜３５に先取りし、その後、テーブル
データ領域にアドレスを切り替えて、辞書メモリ１の特
徴データを読み込む。

次に、その特徴データと、シフトレジスタ（ＳＲ）３２
〜３５の特徴データをアドレスとするテーブルデータを
、辞書メモリ１の１ワードを読み取る間に、アドレスを
切り替えて２回読み取る。

このようにして、アドレスを分割して、−度に２種類の
テーブルデータを読み取ることにより。

−度に２バイト分の特徴の距離計算が可能となる。

このため、２回の読み取りで、必要な４バイト分の距離
計算ができ、従来のハードウェア回路によるものと、同
等のスピードで距離計算を行うことが可能となる。

〔発明の効果〕

以上説明したように２本発明によれば次のような効果が
ある。

（１）２つのテーブルデータ（１６ビット）を同時にア
クセスし、２種類の計算が同時にできるから、処理が高
速化できると共に、テーブルデータは、任意（＝書き替
えられ、しかも任意のデータを格納できるから、柔軟性
に富んだ処理が可能となる０（２）例えは２文字認識装置に用いると、処理スピード
を損うことなしに、距離計算の計算方法を。

ただ単純に特徴の差を求めるということでなく。

２つの特徴の比を求めるといった複雑な計算や。

ある特徴の時には、計算結果の重み付けを変化させると
いったことが可能になる。

したがって２文字認識装置の認識率向上に寄与するとこ
ろが大である。

【図面の簡単な説明】

第１図は２本発明に係るメモリアドレス制御方法の原理
図。第２図は２本発明の１実施例を示すブロック図。第３図は、上記実施例；二おけるメモリの説明図。第４図は、他の実施例のブロック図。第５図は、従来の文字認識装置における距離計算回路の
ブロック図である。２１〜２３・・・ＭＰＸ（マルチプレクサ）。２４．２５・・・メモリ。

Claims

【特許請求の範囲】ある計算をしたい数値をアドレスとしてメモリに入力し
、計算結果を得るようなテーブルデータメモリ領域を有
する、３２ビットデータ幅メモリのメモリアドレス制御
方法において、下位ワード（１６ビット）側のメモリ（２４）と、上位
ワード（１６ビット）側のメモリ（２５）のメモリアド
レスを別々に分割して入力可能とし、メモリの通常アク
セス時には、それぞれやアドレスに同じアドレスデータ
を入力することにより、通常の３２ビットデータ幅のメ
モリとして使用し、テーブルデータアクセス時には、下
位ワード側のメモリ（２４）と、上位ワード側のメモリ
（２５）に、それぞれ別々のアドレスを入力することに
より、一度に２種類の計算結果が得られるようにしたこ
とを特徴とするメモリアドレス制御方法。