JPS6029134B2 - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS6029134B2 JPS6029134B2 JP185278A JP185278A JPS6029134B2 JP S6029134 B2 JPS6029134 B2 JP S6029134B2 JP 185278 A JP185278 A JP 185278A JP 185278 A JP185278 A JP 185278A JP S6029134 B2 JPS6029134 B2 JP S6029134B2
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- Japan
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- address
- section
- auxiliary
- auxiliary memory
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- Expired
Links
- 238000000034 method Methods 0.000 title claims description 13
- 238000005192 partition Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 101500021165 Aplysia californica Myomodulin-A Proteins 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は一般的な記憶部の制御に関するものである。
従釆、方式上で制限される最大記憶容量を越す記憶部に
対しては、必要な記憶量を設定して最大記憶容量以上又
は以下のアドレッシングを操作するバンク切替方式か、
または、主記憶部の外部に最大記憶容量を越す分の記憶
部を持ち、使用頻度の高い外部記憶部を主記憶の一部に
読み込む仮想記憶方式を用いるのが通常であった。
対しては、必要な記憶量を設定して最大記憶容量以上又
は以下のアドレッシングを操作するバンク切替方式か、
または、主記憶部の外部に最大記憶容量を越す分の記憶
部を持ち、使用頻度の高い外部記憶部を主記憶の一部に
読み込む仮想記憶方式を用いるのが通常であった。
しかし乍ら前者のバンク切替方式ではアドレッシングが
同一にならない欠点があり、また後者の仮想記憶方式で
は制御が難かしいという欠点があつた。
同一にならない欠点があり、また後者の仮想記憶方式で
は制御が難かしいという欠点があつた。
したがって本発明の目的は、アドレッシングの同一が得
られ而も制御の容易な記憶装置制御方式を得ようとする
ものである。
られ而も制御の容易な記憶装置制御方式を得ようとする
ものである。
本発明によれば、主記憶部およびこの主記憶部のアドレ
スの指定を行うアドレス部を有する主記憶装置に、補助
記憶部を併設することにより多数のデータの議取りを可
能とする制御方式であって、主記憶部の一部の所定の数
のアドレスを以て、アドレス部の指定を受けて補助記憶
部のアドレス指定のための出力を生じる補助記憶アドレ
ス部を構成し、又前記補助記憶部を番地続きのいくつか
のアドレスを小区画として複数個に区分して各４・区画
が前記所定の数のアドレスのいずれかに対応するごとく
構成し、前記アドレス部の前記補助記憶アドレス部に対
するアドレスの指定を同一のアドレスについて繰返して
行うことによって該補助記憶アドレス部の出力によって
指定される小区画内の最小番地から順次一つずつ大きな
番地へ番地指定を移すように制御し、続いて前記アドレ
スの指定を他のアドレスに変更することによって前記一
つの小区画の最終的な番地からデータの読み取りを行う
ようにした記憶装置制御方式が得られる。
スの指定を行うアドレス部を有する主記憶装置に、補助
記憶部を併設することにより多数のデータの議取りを可
能とする制御方式であって、主記憶部の一部の所定の数
のアドレスを以て、アドレス部の指定を受けて補助記憶
部のアドレス指定のための出力を生じる補助記憶アドレ
ス部を構成し、又前記補助記憶部を番地続きのいくつか
のアドレスを小区画として複数個に区分して各４・区画
が前記所定の数のアドレスのいずれかに対応するごとく
構成し、前記アドレス部の前記補助記憶アドレス部に対
するアドレスの指定を同一のアドレスについて繰返して
行うことによって該補助記憶アドレス部の出力によって
指定される小区画内の最小番地から順次一つずつ大きな
番地へ番地指定を移すように制御し、続いて前記アドレ
スの指定を他のアドレスに変更することによって前記一
つの小区画の最終的な番地からデータの読み取りを行う
ようにした記憶装置制御方式が得られる。
次に図面を参照して本発明につき説明する。
第１図は本発明の一実施例をブロックであらわした回路
図である。この実施例においては、中央制御部ＣＰＵか
らの記憶部アドレス情報をアドレスバスＡＢＯ〜１５を
通じて主記憶装置ＭＭＵのアドレス部ＡＤＲに入れる。
このときアドレスデータが最大でもアドレスバスＡＢ１
６本で制御できる記憶容量６４ｋ（ｋはキロ、１ぴをあ
らわす、以下同じ）以内を指定していれば、アドレスデ
ータで指定される記憶部ＭＭのデータはデータバスＤＢ
に送信される。しかしアドレスデータが６４ｋ以上にな
った場合には、アドレスバスＡＢを１６本以上に増やす
以外に方法はなくなる。
図である。この実施例においては、中央制御部ＣＰＵか
らの記憶部アドレス情報をアドレスバスＡＢＯ〜１５を
通じて主記憶装置ＭＭＵのアドレス部ＡＤＲに入れる。
このときアドレスデータが最大でもアドレスバスＡＢ１
６本で制御できる記憶容量６４ｋ（ｋはキロ、１ぴをあ
らわす、以下同じ）以内を指定していれば、アドレスデ
ータで指定される記憶部ＭＭのデータはデータバスＤＢ
に送信される。しかしアドレスデータが６４ｋ以上にな
った場合には、アドレスバスＡＢを１６本以上に増やす
以外に方法はなくなる。
しかし実際には１６本じ久上にすることができないとす
る。そこでこの本発明の方式においては、６４ｋを越え
る分の補助記憶部ＳＵＢＭを設け、また主記憶装置ＭＭ
Ｕ中の主記憶部ＭＭの一部分を補助記憶部ＳＵＢＭをア
ドレスする補助記憶アドレス部ＳＭＡＤとなし、一方補
助記憶部はこれをいくつかの４・区画に区分し、各小区
画は番地続きのいくつかのアドレスで構成されており、
そして４・区画として補助記憶アドレス部ＳＭＡＤの各
アドレスに対応させてある。そして補助記憶アドレス部
ＳＭＡＤは、主記憶部ＭＭと同じく、中央制御部ＣＰＵ
からのアドレスバスＡＢを介した指定信号に基づきアド
レス部ＡＤＲによってアドレスの指定を受けるようにな
っている。このような構成において補助記憶部の議取り
は次のようにして行われる。ここで説明を分り易くする
ため、補助記憶部ＳＵＢＭと補助記憶アドレス部ＳＭＡ
Ｄの構成および両者の関係を仮の数値を挙げて若干具体
的に説明しておく。いまもとの主記憶部を１０巧蚤地と
し、そのうち９Ｇ電地（０〜８９）を実際上の主記憶部
ＭＭとし、残りの１疎蜜地（９０〜９９）を補助記憶ア
ドレス部ＳＭＡＤとする。一方補助記憶部は５０番地の
ものを用いこれを１００〜１０４，１０５〜１０９，…
，１４５〜１４９の各番地の小区画皿風こ区分し、第１
の小区画１００〜１０４番地を補助記憶アドレス剖６Ｍ
ＡＤの最初の番地９０に対応させ、第２の小区画の１０
５〜１０甥費地をＳＭＡＤの２番目の番地９１に対応さ
せ、以下同様にして１び固の小区画を９０〜９窃番地に
順次対応させておく。以上の説明から分るように、補助
記憶アドレス部ＳＭＡＤの１つのアドレスには補助記憶
部の番地の連続した５つのアドレスが入っているので、
このままではこれら５つの区別することが不可能である
。そこでこの区別を行うのにアドレスの指定を何回か繰
返す方法を用いた。すなわち、たとえば１０群番地を指
定するときは、補助記憶アドレス制御部ＳＭＡＤＣによ
り、補助記憶アドレスＳＭＡＤの９掠奪地を４回続けて
指定して１０伍野から１０３蚤まで順次カウントアップ
し、次に他のアドレスたとえば９１番地に指定を変更す
るときにその変更直前のカウントアップした最終的なア
ドレス１０３蚤で補助記憶部ＳＵＢＭのデータを読出す
ようにしたものである。第２図は上記のアドレス制御を
行う補助記憶アドレス制御部ＳＭＡＤＣの構成の一例例
を若干の他の回路と共に詳細に示したブロック図である
。
る。そこでこの本発明の方式においては、６４ｋを越え
る分の補助記憶部ＳＵＢＭを設け、また主記憶装置ＭＭ
Ｕ中の主記憶部ＭＭの一部分を補助記憶部ＳＵＢＭをア
ドレスする補助記憶アドレス部ＳＭＡＤとなし、一方補
助記憶部はこれをいくつかの４・区画に区分し、各小区
画は番地続きのいくつかのアドレスで構成されており、
そして４・区画として補助記憶アドレス部ＳＭＡＤの各
アドレスに対応させてある。そして補助記憶アドレス部
ＳＭＡＤは、主記憶部ＭＭと同じく、中央制御部ＣＰＵ
からのアドレスバスＡＢを介した指定信号に基づきアド
レス部ＡＤＲによってアドレスの指定を受けるようにな
っている。このような構成において補助記憶部の議取り
は次のようにして行われる。ここで説明を分り易くする
ため、補助記憶部ＳＵＢＭと補助記憶アドレス部ＳＭＡ
Ｄの構成および両者の関係を仮の数値を挙げて若干具体
的に説明しておく。いまもとの主記憶部を１０巧蚤地と
し、そのうち９Ｇ電地（０〜８９）を実際上の主記憶部
ＭＭとし、残りの１疎蜜地（９０〜９９）を補助記憶ア
ドレス部ＳＭＡＤとする。一方補助記憶部は５０番地の
ものを用いこれを１００〜１０４，１０５〜１０９，…
，１４５〜１４９の各番地の小区画皿風こ区分し、第１
の小区画１００〜１０４番地を補助記憶アドレス剖６Ｍ
ＡＤの最初の番地９０に対応させ、第２の小区画の１０
５〜１０甥費地をＳＭＡＤの２番目の番地９１に対応さ
せ、以下同様にして１び固の小区画を９０〜９窃番地に
順次対応させておく。以上の説明から分るように、補助
記憶アドレス部ＳＭＡＤの１つのアドレスには補助記憶
部の番地の連続した５つのアドレスが入っているので、
このままではこれら５つの区別することが不可能である
。そこでこの区別を行うのにアドレスの指定を何回か繰
返す方法を用いた。すなわち、たとえば１０群番地を指
定するときは、補助記憶アドレス制御部ＳＭＡＤＣによ
り、補助記憶アドレスＳＭＡＤの９掠奪地を４回続けて
指定して１０伍野から１０３蚤まで順次カウントアップ
し、次に他のアドレスたとえば９１番地に指定を変更す
るときにその変更直前のカウントアップした最終的なア
ドレス１０３蚤で補助記憶部ＳＵＢＭのデータを読出す
ようにしたものである。第２図は上記のアドレス制御を
行う補助記憶アドレス制御部ＳＭＡＤＣの構成の一例例
を若干の他の回路と共に詳細に示したブロック図である
。
中央制御部ＣＰＵからアドレスバスＡＢを経て（以上第
１図参照）、アドレス部ＡＤＲにより指定された補助記
憶アドレス部ＳＭＡＤの出力が主力ウンタ部ＭＣに蓄積
される。この時この補助記憶アドレス部ＳＭＡＤの出力
が直前に送られてきた出力と同じであるか異なっている
かを比較部ＣＯＭによって比較し、補助記憶部ＳＵＢＭ
のアドレスの下位ビットとなる補助カウンタ部ＳＵＢＣ
を制御する。すなわち、両出力が同じであれば補助カウ
ンタ部ＳＵＢＣの内容は更に十１カウントアップされ、
主力ウンタ部には補助記憶アドレス部の入力が再びその
まま入力される。しかし両出力が異なっているときは主
力ゥンタ部ＭＣには新しいデータが入り、補助カウンタ
部ＳＵＢＣの内容がクリアされて零に戻るが、その直前
それまで入力されていた主力ウンタ部ＭＣのデータおよ
びカウントアップされていた補助カゥンタ部ＳＵＢＣの
最終的なデータ、すなわち全体としての最終的なデータ
が補助記憶アドレスバスＳＡＢを経由して補助記憶ＳＵ
ＢＭのアドレスとして送られ、指定された補助記憶部Ｓ
ＵＢＭの出力がデータとしてデータバスＤＢに送信され
る。なお補助記憶アドレス部への指定が全然繰返されな
いとき、たとえば先の例では１００番地が指定されたと
きは、補助カウンタ司ＳＵＢＣはカウントアップされず
に零のままで次の指定に移る。なお以上の実施例におい
ては、補助記憶アドレス制御部ＳＭＡＤＣが主記憶装置
ＭＭＵの一部に含まれるような配置になっているが、こ
れを補助記憶部ＳＵＢＭ内に配置するようにしてもよい
。
１図参照）、アドレス部ＡＤＲにより指定された補助記
憶アドレス部ＳＭＡＤの出力が主力ウンタ部ＭＣに蓄積
される。この時この補助記憶アドレス部ＳＭＡＤの出力
が直前に送られてきた出力と同じであるか異なっている
かを比較部ＣＯＭによって比較し、補助記憶部ＳＵＢＭ
のアドレスの下位ビットとなる補助カウンタ部ＳＵＢＣ
を制御する。すなわち、両出力が同じであれば補助カウ
ンタ部ＳＵＢＣの内容は更に十１カウントアップされ、
主力ウンタ部には補助記憶アドレス部の入力が再びその
まま入力される。しかし両出力が異なっているときは主
力ゥンタ部ＭＣには新しいデータが入り、補助カウンタ
部ＳＵＢＣの内容がクリアされて零に戻るが、その直前
それまで入力されていた主力ウンタ部ＭＣのデータおよ
びカウントアップされていた補助カゥンタ部ＳＵＢＣの
最終的なデータ、すなわち全体としての最終的なデータ
が補助記憶アドレスバスＳＡＢを経由して補助記憶ＳＵ
ＢＭのアドレスとして送られ、指定された補助記憶部Ｓ
ＵＢＭの出力がデータとしてデータバスＤＢに送信され
る。なお補助記憶アドレス部への指定が全然繰返されな
いとき、たとえば先の例では１００番地が指定されたと
きは、補助カウンタ司ＳＵＢＣはカウントアップされず
に零のままで次の指定に移る。なお以上の実施例におい
ては、補助記憶アドレス制御部ＳＭＡＤＣが主記憶装置
ＭＭＵの一部に含まれるような配置になっているが、こ
れを補助記憶部ＳＵＢＭ内に配置するようにしてもよい
。
また上記の説明から分るように、補助記憶アドレス制御
剤ＳＭＡＤＣのビット数や補助記憶部ＳＵＢＭの出力ビ
ット数は特に限定されるものではない。以上の説明から
分るように、本発明によれば形式上制限される主記憶部
よりは大きい部分である補助記憶部を制御するのに、主
記憶部の制御と同じよう．な方式で制御することができ
る。また本発明によれば記憶容量が突然増加されてもシ
ステム全体の大規模な変更ないこハードだけの増加によ
って容易に制御を行うことができる。すなわち本発明に
おいては従来装置においてみられるアドレッシングの非
同一は認められず、また制御の困難さも認められない。
剤ＳＭＡＤＣのビット数や補助記憶部ＳＵＢＭの出力ビ
ット数は特に限定されるものではない。以上の説明から
分るように、本発明によれば形式上制限される主記憶部
よりは大きい部分である補助記憶部を制御するのに、主
記憶部の制御と同じよう．な方式で制御することができ
る。また本発明によれば記憶容量が突然増加されてもシ
ステム全体の大規模な変更ないこハードだけの増加によ
って容易に制御を行うことができる。すなわち本発明に
おいては従来装置においてみられるアドレッシングの非
同一は認められず、また制御の困難さも認められない。
【図面の簡単な説明】
第１図は本発明の一実施例をブロックであらわした回路
図、第２図は第１図の装置の一部の構成を詳細にあうわ
した図である。 記号の説明：第１図において、ＡＤＲはアドレス部、Ｃ
ＰＵは中央処理装置、ＭＭは主記憶部、ＭＭＵは主記憶
装置、ＳＭＡＤは補助記憶アドレス部、ＳＭＡＤＣは補
助記憶アドレス制御部、ＳＵＢＭは補助記憶部をそれぞ
れあらわし、第２図において、ＣＯＭは比較器、ＭＣは
主力ゥンタ部、ＳＵＢＣは補助カウンタ部をそれぞれあ
らわしている。 累１図精２図
図、第２図は第１図の装置の一部の構成を詳細にあうわ
した図である。 記号の説明：第１図において、ＡＤＲはアドレス部、Ｃ
ＰＵは中央処理装置、ＭＭは主記憶部、ＭＭＵは主記憶
装置、ＳＭＡＤは補助記憶アドレス部、ＳＭＡＤＣは補
助記憶アドレス制御部、ＳＵＢＭは補助記憶部をそれぞ
れあらわし、第２図において、ＣＯＭは比較器、ＭＣは
主力ゥンタ部、ＳＵＢＣは補助カウンタ部をそれぞれあ
らわしている。 累１図精２図
Claims (1)
- １ 主記憶部およびこの主記憶部のアドレスの指定を行
うアドレス部を有する主記憶装置に、補助記憶部を併設
することにより多数のデータの読取りを可能とする制御
方式であつて、前記主記憶部の一部の所定の数のアドレ
スを以て、前記アドレス部の指定を受けて前記補助記憶
部のアドレス指定のための出力を生じる補助記憶アドレ
ス部を構成し、又前記補助記憶部を番地続きのいくつか
のアドレスを小区画として複数個に区分して各小区画が
前記所定の数のアドレスのいずれかに対応するごとく構
成し、前記アドレス部の前記補助記憶アドレス部に対す
るアドレスの指定を同一のアドレスについて繰返して行
うことによつて該補助記憶アドレス部の出力によつて指
定される小区画内の最小番地から順次一つずつ大きな番
地へ番地指定を移すように制御し、続いて前記アドレス
の指定を他のアドレスに変更することによつて前記一つ
の小区画の最終的な番地からデータの読み取りを行うよ
うにした記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP185278A JPS6029134B2 (ja) | 1978-01-13 | 1978-01-13 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP185278A JPS6029134B2 (ja) | 1978-01-13 | 1978-01-13 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5495128A JPS5495128A (en) | 1979-07-27 |
| JPS6029134B2 true JPS6029134B2 (ja) | 1985-07-09 |
Family
ID=11513070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP185278A Expired JPS6029134B2 (ja) | 1978-01-13 | 1978-01-13 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029134B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
| JPS59223880A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | 画像処理方法および装置 |
-
1978
- 1978-01-13 JP JP185278A patent/JPS6029134B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5495128A (en) | 1979-07-27 |
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