JPH03189728A - ダブル・ワード・アクセス命令のレジスタ指定方式 - Google Patents
ダブル・ワード・アクセス命令のレジスタ指定方式Info
- Publication number
- JPH03189728A JPH03189728A JP32899489A JP32899489A JPH03189728A JP H03189728 A JPH03189728 A JP H03189728A JP 32899489 A JP32899489 A JP 32899489A JP 32899489 A JP32899489 A JP 32899489A JP H03189728 A JPH03189728 A JP H03189728A
- Authority
- JP
- Japan
- Prior art keywords
- register
- double word
- word access
- access instruction
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダブル・ワード・アクセス命令のレジスタ指定方式に関
し、 ダブル・ワード・アクセス命令の命令コード中に１個の
レジスタ番号しか書けないという制約の下で、より柔軟
なレジスタ番号指定を行い得るようにすることを目的と
し、 ダブル・ワード・アクセス命令を有する計算機において
、命令によって書き換え可能な修飾レジスタと、ダブル
・ワード・アクセス命令の命令コードのレジスタ指定フ
ィールドの値と修飾レジスタの値とに基づいてレジスタ
番号を出力するレジスタ番号生成回路とを設け、ダブル
・ワード・アクセス命令の対象となる２個のレジスタ番
号のうちの１個をダブル・ワード・アクセス命令の命令
コードのレジスタ指定フィールドの値によって指定し、
もう１個のレジスタの番号をレジスタ指定番号生成回路
の出力により指定する ことを構成としている。
し、 ダブル・ワード・アクセス命令の命令コード中に１個の
レジスタ番号しか書けないという制約の下で、より柔軟
なレジスタ番号指定を行い得るようにすることを目的と
し、 ダブル・ワード・アクセス命令を有する計算機において
、命令によって書き換え可能な修飾レジスタと、ダブル
・ワード・アクセス命令の命令コードのレジスタ指定フ
ィールドの値と修飾レジスタの値とに基づいてレジスタ
番号を出力するレジスタ番号生成回路とを設け、ダブル
・ワード・アクセス命令の対象となる２個のレジスタ番
号のうちの１個をダブル・ワード・アクセス命令の命令
コードのレジスタ指定フィールドの値によって指定し、
もう１個のレジスタの番号をレジスタ指定番号生成回路
の出力により指定する ことを構成としている。
本発明は、ダブル・ワード・アクセス命令を有する計算
機におけるダブル・ワード・アクセス命令のレジスタ指
定方式に関するものである。
機におけるダブル・ワード・アクセス命令のレジスタ指
定方式に関するものである。
レジスタと他のレジスタ、レジスタとメモリの間でデー
タの送受を行う命令は基本的な命令として普通の計算機
に備えられている。また、送受の対象となるデータ長は
バイト、ワード、ダブル・ワードなど多様なものがサポ
ートされていることが多い。ここで、ダブル・ワード・
アクセス命令に注目した場合、対象となる２個のレジス
タを独立して命令コード中に埋め込めれば理想的である
が、ワード命令との整合性や全体的な命令体系からの制
約により１個のレジスタ番号しか命令中に使用できない
のが現実である。そのため、従来の技術においては、偶
数番号のレジスタを命令コード中に指定して、それより
１多い奇数番号のレジスタとの組合わせにするなど制限
の大きい方式が採用されていた。
タの送受を行う命令は基本的な命令として普通の計算機
に備えられている。また、送受の対象となるデータ長は
バイト、ワード、ダブル・ワードなど多様なものがサポ
ートされていることが多い。ここで、ダブル・ワード・
アクセス命令に注目した場合、対象となる２個のレジス
タを独立して命令コード中に埋め込めれば理想的である
が、ワード命令との整合性や全体的な命令体系からの制
約により１個のレジスタ番号しか命令中に使用できない
のが現実である。そのため、従来の技術においては、偶
数番号のレジスタを命令コード中に指定して、それより
１多い奇数番号のレジスタとの組合わせにするなど制限
の大きい方式が採用されていた。
上述のように、従来の技術においては、ダブル・ワード
・アクセス命令の対象となる２個のレジスタを自由に指
定することが出来ず、延いてはプログラム作成の自由度
が制限されていた。
・アクセス命令の対象となる２個のレジスタを自由に指
定することが出来ず、延いてはプログラム作成の自由度
が制限されていた。
本発明は、この点に鑑みて創作されたものであって、命
令コード中に１個のレジスタ番号しか書けないという制
約の下で、より柔軟なレジスタ番号指定を行い得るよう
になったダブル・ワード・アクセス命令のレジスタ指定
方式を提供することを目的としている。
令コード中に１個のレジスタ番号しか書けないという制
約の下で、より柔軟なレジスタ番号指定を行い得るよう
になったダブル・ワード・アクセス命令のレジスタ指定
方式を提供することを目的としている。
第１図は本発明の原理説明図である。本発明では、修飾
レジスタ４とよぶ特殊な内部レジスタを設け、命令コー
ド中のレジスタ指定フィールドの値と修飾レジスタ４の
内容からもう１個のレジスタ番号を生成できるようなレ
ジスタ番号回路５を設ける。このレジスタ番号生成回路
５は排他的論理和がふされしいが、その外のものであっ
てもよい。
レジスタ４とよぶ特殊な内部レジスタを設け、命令コー
ド中のレジスタ指定フィールドの値と修飾レジスタ４の
内容からもう１個のレジスタ番号を生成できるようなレ
ジスタ番号回路５を設ける。このレジスタ番号生成回路
５は排他的論理和がふされしいが、その外のものであっ
てもよい。
ダブル・ワード・アクセス命令のレジスタ指定フィール
ドの値と修飾レジスタ４の値は、レジスタ番号生成回路
５に入力される。レジスタ番号生成回路５は、これらの
入力に基づいてレジスタ番号を生成する。ダブル・ワー
ド・アクセス命令の対象となる２個のレジスタのうち１
個のレジスタの番号はダブル・ワード・アクセス命令の
レジスタ指定フィールドの値によって指定され、もう１
個のレジスタの番号はレジスタ番号生成回路５の出力に
より指定される。
ドの値と修飾レジスタ４の値は、レジスタ番号生成回路
５に入力される。レジスタ番号生成回路５は、これらの
入力に基づいてレジスタ番号を生成する。ダブル・ワー
ド・アクセス命令の対象となる２個のレジスタのうち１
個のレジスタの番号はダブル・ワード・アクセス命令の
レジスタ指定フィールドの値によって指定され、もう１
個のレジスタの番号はレジスタ番号生成回路５の出力に
より指定される。
第２図は本発明の１実施例のプロ・ンク図である。
同図において、１は命令コード中のレジスタ指定フィー
ルド、２−１と２−２はレジスタの２個のポート、３−
１と３−２は各ポートへのアドレス入力信号、４は修飾
レジスタ、５はレジスタ番号生成回路をそれぞれ示す。
ルド、２−１と２−２はレジスタの２個のポート、３−
１と３−２は各ポートへのアドレス入力信号、４は修飾
レジスタ、５はレジスタ番号生成回路をそれぞれ示す。
レジスタの集合として、例えば２ポートのレジスタ・フ
ァイルを使用することが出来る。レジスタ指定フィール
ド１の内容はそのままポート２−１へのアドレス人力３
−１になる。レジスタ番号生成回路５には、レジスタ指
定フィールド１の値と修飾レジスタ４の値とが入力され
る。アドレス人力３−２は、レジスタ番号生成回路５か
ら出力される信号である。
ァイルを使用することが出来る。レジスタ指定フィール
ド１の内容はそのままポート２−１へのアドレス人力３
−１になる。レジスタ番号生成回路５には、レジスタ指
定フィールド１の値と修飾レジスタ４の値とが入力され
る。アドレス人力３−２は、レジスタ番号生成回路５か
ら出力される信号である。
修飾レジスタ４はレジスタ指定フィールド１と同じビッ
ト幅を持つ。例えば、レジスタ指定フィールド１と修飾
レジスタ４の対応するビット同士がレジスタ番号生成回
路５において何らかの演算を施されてアドレス人力３−
２になる。修飾レジスタ４の値は、プログラムによって
設定可能である。レジスタ番号生成回路５で行う演算の
例として排他的論理和を考える。修飾レジスタ４の第ｉ
ビットが“１”であると仮定すると、レジスタ指定フィ
ールド１のビット列の中の第ｉビットの値は反転される
。仮に、修飾レジスタ４の最下位ビットだけを“１°゛
にしておけば、従来の技術で述べた奇数・偶数方式と同
じになる。
ト幅を持つ。例えば、レジスタ指定フィールド１と修飾
レジスタ４の対応するビット同士がレジスタ番号生成回
路５において何らかの演算を施されてアドレス人力３−
２になる。修飾レジスタ４の値は、プログラムによって
設定可能である。レジスタ番号生成回路５で行う演算の
例として排他的論理和を考える。修飾レジスタ４の第ｉ
ビットが“１”であると仮定すると、レジスタ指定フィ
ールド１のビット列の中の第ｉビットの値は反転される
。仮に、修飾レジスタ４の最下位ビットだけを“１°゛
にしておけば、従来の技術で述べた奇数・偶数方式と同
じになる。
第３図はレジスタ番号生成回路５の構成例を示すブロッ
ク図である。同図において、５−１は選択フラグ、５−
２は演算部をそれぞれ示している。
ク図である。同図において、５−１は選択フラグ、５−
２は演算部をそれぞれ示している。
演算部５−２は、例えば、排他的論理和、論理積、論理
和、否定、加算、減算などの機能を持つものである。そ
の内の何れの演算を行うかは、選択フラグ５−１によっ
て選択される。選択フラグ５−１の値は、プログラムに
よって設定可能になっている。
和、否定、加算、減算などの機能を持つものである。そ
の内の何れの演算を行うかは、選択フラグ５−１によっ
て選択される。選択フラグ５−１の値は、プログラムに
よって設定可能になっている。
以上の説明から明らかなように、本発明によれば、ダブ
ル・ワード・アクセス命令において対象となる２個のレ
ジスタ番号の指定を従来よりも柔軟に行うことが可能と
なる。これによって限られたレジスタ資源を効率的に使
用することが可能となり、プログラムの品質向上に寄与
するところが大である。
ル・ワード・アクセス命令において対象となる２個のレ
ジスタ番号の指定を従来よりも柔軟に行うことが可能と
なる。これによって限られたレジスタ資源を効率的に使
用することが可能となり、プログラムの品質向上に寄与
するところが大である。
第１図は本発明の原理説明図、第２図は本発明の１実施
例のブロック図、第３図は本発明のレジスタ番号生成回
路の構成例を示すプロ′ツク図である。 ｌ・・・命令コード中のレジスタ指定フィールド、２−
１と２−２・・・レジスタの２個のポート、３−１と３
−２・・・各ポートへのアドレス入力信号、４・・・修
飾レジスタ、５・・・レジスタ番号生成回路、５−１・
・・選択フラグ、５−２・・・演算部。
例のブロック図、第３図は本発明のレジスタ番号生成回
路の構成例を示すプロ′ツク図である。 ｌ・・・命令コード中のレジスタ指定フィールド、２−
１と２−２・・・レジスタの２個のポート、３−１と３
−２・・・各ポートへのアドレス入力信号、４・・・修
飾レジスタ、５・・・レジスタ番号生成回路、５−１・
・・選択フラグ、５−２・・・演算部。
Claims (1)
- 【特許請求の範囲】 ダブル・ワード・アクセス命令を有する計算機において
、 命令によって書き換え可能な修飾レジスタ（４）と、ダ
ブル・ワード・アクセス命令の命令コードのレジスタ指
定フィールドの値と修飾レジスタ（４）の値とに基づい
てレジスタ番号を出力するレジスタ番号生成回路（５）
と を設け、 ダブル・ワード・アクセス命令の対象となる２個のレジ
スタ番号のうちの１個をダブル・ワード・アクセス命令
の命令コードのレジスタ指定フィールドの値によって指
定し、もう１個のレジスタの番号をレジスタ指定番号生
成回路（５）の出力により指定する ことを特徴とするダブル・ワード・アクセス命令のレジ
スタ指定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32899489A JPH03189728A (ja) | 1989-12-19 | 1989-12-19 | ダブル・ワード・アクセス命令のレジスタ指定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32899489A JPH03189728A (ja) | 1989-12-19 | 1989-12-19 | ダブル・ワード・アクセス命令のレジスタ指定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03189728A true JPH03189728A (ja) | 1991-08-19 |
Family
ID=18216419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32899489A Pending JPH03189728A (ja) | 1989-12-19 | 1989-12-19 | ダブル・ワード・アクセス命令のレジスタ指定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03189728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2930612A3 (en) * | 2014-04-11 | 2015-11-25 | Fujitsu Limited | Rotating register file with bit expansion support |
-
1989
- 1989-12-19 JP JP32899489A patent/JPH03189728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2930612A3 (en) * | 2014-04-11 | 2015-11-25 | Fujitsu Limited | Rotating register file with bit expansion support |
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