JPH03218526A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子計算機を用いた情報処理装置に関する
ものである。

〔従来の技術〕

第５図は従来の情報処理装置のブロック図を示すもので
ある。第５図において、１０１は命令の解読を行う命令
解読部、１０２は連続する命令間におけるレジスタの干
渉を検出するレジスタ干渉検出部、１０３は複数のレジ
スタから構成され、３２ビットの０データを保持する０
レジスタを持ったレジスタ部、１０４は整数演算部、１
０５はデータキャッシュ（図示せず）との間のデータの
転送を司るデータ転送コントロール部、５０１はデータ
アドレスを生成するデータアドレス生成部である。１）
０は命令を転送する命令バス、１）１は即値データを転
送する３２ビットの即値データパス、１）２は３２ビッ
トの第１内部データパス、１）３は３２ビットの第２内
部データパス、１）４は３２ビットの第３内部データパ
ス、１）５は３２ビットのデータアドレスバス、１）６
はデータキャッシュに転送する３２ビットのストアデー
タバス、１）７はデータキャッシュから転送される３２
ビットのロードデータバス、１）８は命令解読部１０１
から送出される制御信号てある。

第６図は、第５図における従来の情報処理装置のデータ
アドレス生成部５０１の内部構成を示すブロック図であ
る。第６図において、６０１と２０３は３２ビットのマ
ルチプレクサ、２０２は３２ビットの加算器、２０４は
３２ビットのフィードバックラッチである。１）１は３
２ビットの即値データパス、１）２は３２ビットの第１
内部データパス、１）３は３２ビットの第２内部データ
パスであり、それぞれ第５図における同名のバスに対応
する。２１０はマルチプレクサ６０１の出力で加算器２
０２に入力する３２ビットのデータパス、２１）は加算
器２０２の出力で加算結果出力バスである。１）５はデ
ータアドレスバスて、第５図におけるデータアドレスバ
ス１）５に対応する。２１２はフィードバックラッチ２
０４に保持されたｌクロック前のデータアドレスバス１
）５のデータを出力するホールドデータバスである。２
１３および２１４は、それぞれマルチプレクサ６０１．
　２０３のセレクト条件を指示するデータセレクト信号
およびアドレスホールド信号であり、ともに第５図にお
ける制御信号１）８の一部である。

以上のように構成された従来の情報処理装置の動作につ
いて以下説明する。

この従来の情報処理装置は、４段のパイプライン構成を
とり、演算は２つの３２ビットレジスタのデータ間での
み行い、結果を再びレジスタに格納するレジスタ間演算
をとり、メモリとのデータのやりとりは、メモリとレジ
スタとの間でのみ行うロード・ストアアーキテクチャを
とった情報処理装置である。

第７図は従来の情報処理装置の演算命令の動作を示すタ
イミング図である。第７図において、ＣＩ，Ｃ２等は従
来の情報処理装置の処理サイクルを、Ａ．　　Ｂは処理
される演算命令を表す。

まず、第５図と第７図を用いて従来の情報処理装置の演
算命令の動作を説明する。

ＣＩサイクル． 演算命令Ａをフェッチし、命令バス１）０に送出する。

Ｃ２サイクル： 命令バス１）０に送出された演算命令Ａを命令解読部１
０１が解読する。命令解読部１０１は、解読した命令に
応じた制御情報を制御信号１）８として送出するが、こ
こで演算命令Ａの種類により以下に示す２種類の処理に
分かれる。

（１）演算命令Ａか２つの３２ビットレジスタのデータ
間の演算の場合 レジスタ部１０３は制御信号１）８で指定された２つの
３２ビットのレジスタのデータをそれぞれ第１内部デー
タバスｌ１２，第２内部データバス１）３に送出する。

（２）演算命令Ａがその命令に指定された即値デ−タを
特定のレジスタに設定する命令の場合命令解読部１０１
は、即値データを即値データバス１）１に送出する。ま
た、レジスタ部１０３は、制陣信号１）８で指定された
３２ビットの０レジスタのデータを第１内部データバス
１）２に送出する。

また、演算命令Ｂをフェッチし、命令バス１）０に送出
する。

Ｃ３サイクル： 整数演算部１０４は、Ｃ２サイクルで命令解読部１０１
が送出した制御信号１）８で指定された演算を実行する
。この時、この演算に使用されるデータはＣ２サイクル
で説明した２種類の場合で異なる。

（１）　　演算命令Ａが２つの３２ビットレジスタのデ
ータ間の演算の場合 整数演算部１０４は、Ｃ２サイクルでレジスタ部１０３
が第１内部データバス１）２および第２内部データバス
１）３に送出したデータを入力し、演算を実行する。演
算終了後、演算結果を３２ビットの第３内部データバス
１）４に送出する。

（２）演算命令Ａがその命令に指定された即値デ−タを
特定のレジスタに設定する命令の場合整数演算部１０４
は、Ｃ２サイクルで命令解読部１０１が即値データバス
１）１に送出した即値データを入力し、レジスタ部１０
３が第１内部データバス１）２に送出したＯとの加算を
実行する。演算終了後、演算結果を３２ビットの第３内
部データバス１）４に送出する。

演算命令Ｂに対する処理はＣ２サイクルにおける演算命
令Ａの場合と同様であるため、詳細な説明は省略する。

Ｃ４サイクル： レジスタ部１０３は、Ｃ３サイクルで整数演算部１０４
か第３内部データバス１）４に送出したデータを０２サ
イクルで制御信号１）８で指定されたレジスタへ格納す
る。

演算命令Ｂに対する処理はＣ３サイクルにおける演算命
令Ａの場合と同様であるため、詳細な説明は省略する。

つぎに、従来の情報処理装置のメモリアドレス計算を要
する命令の動作について説明する。例として、レジスタ
のデータをメモリに格納するストア命令を挙げる。

第８図と第９図は従来の情報処理装置のメモリへデータ
を格納するストア命令の動作を示すタイミング図である
。ここで、第８図はデータを格納するメモリアドレスの
計算に１つの３２ビットのレジスタのデータとそのスト
ア命令に指定された即値データとの和をとる場合（以下
ｌクロツクストアと呼ぶ）を示し、第９図はデータを格
納するメモリアドレスの計算に２つの３２ビットのレジ
スタのデータとの和をとる場合（以下２クロックストア
と呼ぶ）を示す。

まず、第５図および第６図と第８図とを用いて従来の情
報処理装置の１クロックストアの動作を説明する。説明
の簡単のため、１クロ、ツタストア時のアドレス計算に
用いるレジスタのデータを（ｒ　１）　，即値データを
（ｉｍｍＡ），ストアすべきレジスタのデータを（ｒ２
）とする。

ＣＩサイクル： ストア命令Ａをフェッチし、命令バス１）０に送出する
。

Ｃ２サイクル： 命令バス１）０に送出されたストア命令Ａを命令解読部
１０１か解読する。命令解読部１０１は、制御情報を制
御信号１）８として送出し、即値データ（ｉｍｍＡ）を
即値データバス１）１に送出する。

また、レジスタ部１０３は、制御信号１）８で指定され
たメモリアドレス計算に用いる３２ビットのレジスタの
データ（ｒ１）を第２内部データバス１）３に送出し、
メモリに格納すべき３２ビットのレジスタのデータ（ｒ
２）を第１内部データバス１）２に送出する。

つぎに、データアドレス生成部５０１の動作について説
明する。マルチプレクサ６０１は、制御信号１）８とし
て送出されたデータセレクト信号２１３の情報により、
データパス２１０に即値データパス１）１の即値データ
（ｉｍｍＡ）を出力する。加算器２０２はそれぞれ３２
ビットのデータパス２１０と第２内部データバス１）３
とに出力された即値データ（ｉｍｍＡ）とデータ（ｒ１
）を加算し、結果を加算結果出力バス２１）に出力する
。マルチプレクサ２０３は、制御信号１）８として送出
されたアドレスホールド信号２１４の情報により、デー
タアドレスバス１）５に加算結果出力バス２１）のデー
タを出力する。こうして、データアドレスバス１）５に
ストアすべきデータのアドレス（ｉｍｍＡ）＋（ｒ１）
を送出する。

Ｃ３サイクル： データアドレスバス１）５に送出されたアドレス（ｉｍ
ｍＡ）＋　（ｒ　１）を用いデータキャッシュをアクセ
スする。ここでデータキャッシュはヒットすると仮定す
る。また、データ転送コントロール部１０５は第１内部
データバス１）２に送出されたデータ（ｒ２）をラッチ
する。

Ｃ４サイクル： データ転送コントロール部１０５はＣ３サイクルでラッ
チしたデータ（ｒ２）をストアデータバス１）６に送出
し、データキャッシュに格納する。

つぎに、第５図および第６図と第９図とを用い、従来の
情報処理装置の２クロックストアの動作を説明する。説
明の簡単のため、２クロツクストア時のアドレス計算に
用いるレジスタのデータを（ｒ　ｌ）と（ｒ　２）　、
ストアすべきレジスタのデータを（ｒ３）とする。

ＣＩサイクル： ストア命令Ａをフェッチし、命令バス１）０に送出する
。

Ｃ２サイクル： 命令バス１）０に送出されたストア命令Ａを命令解読部
１０１が解読し、制御情報を制御信号１）８として送出
する。レジスタ部１０３は、制御信号１）８で指定され
たメモリアドレス計算に用いる２つの３２ビットレジス
タのデータ（ｒ　１）　，　　（ｒ　２）を第１内部デ
ータバス１）２と第２内部データバス１）３とに送出す
る。

つぎに、データアトルス生成部５０１の動作について説
明する。マルチプレクサ６０１は、制御信号１）８とし
て送出されたデータセレクト信号２１３の情報により、
データバス２１０に第】内部データバス１）２のデータ
を出力する。加算器２０２は、それぞれ３２ビットのデ
ータバス２１０と第２内部データバス１）３とに出力さ
れたデータ（ｒ　１）　．（ｒ２）を加算し、結果を加
算結果出力バス２１）に出力する。マルチプレクサ２０
３は、制御信号１）８として送出されたアドレスホール
ド信号２１４の情報により、データアドレスバス１）５
に加算結果出力バス２１）のデータを出力する。こうし
て、データアドレスバス１）５にストアすべきデータの
アドレス（ｒ　１）　＋（ｒ　２）を送出する。

Ｃ３サイクル： 命令解読部１０１は、Ｃ２サイクルで解読したストア命
令Ａが２クロックストアであったことから、２クロツク
ストアの２サイクル目の動作を示した制御情報を制御信
号１）８として送出する。

レジスタ部１０３は制御信号１）８に指定されたメモリ
に格納すべき３２ビットレジスタのデータ（ｒ３）を第
１内部データバス１）２に送出する。

データアドレス生成部５０１は、制御信号１）８として
送出されたアドレスホールド信号２１４の情報により、
Ｃ３サイクルで加算した結果をデータアドレスバス１）
５に送出し続けるために、ホールドデータバス２１２の
データ（ｒ　１）　＋（ｒ　２）がデータアドレスバス
１）５に出力するようにマルチプレクサ２０３を制御す
る。また、命令解読部１０１はＣ２サイクルで解読した
命令が２クロツクストアの命令であったことから、つぎ
の命令の解読を行わない（ｎ　ｏ　ｐ）。

Ｃ４サイクル： データアドレスバス１）５に送出されたアドレス（ｒ　
１）　＋　（ｒ　２）を用いデータキャッシュをアクセ
スする。ここで、データキャッシュはヒットすると仮定
する。また、データ転送コントロール部１０５は第１内
部データバス１）２に送出されたデータ（ｒ３）をラッ
チする。

Ｃ５サイクル： データ転送コントロール部１０５は、Ｃ４サイクルでラ
ッチしたデータ（ｒ３）をストアデータバス１）６に送
出し、データキャッシュに格納する。

以上説明したように、２クロックストア命令では３つの
レジスタのデータを必要とするため、その実行に５サイ
クル必要とする。このため、ｌサイクル分パイプライン
に空白ができる。

つぎに、従来の情報処理装置の即値データを特定のレジ
スタに設定する演算命令とメモリアドレス計算を必要と
する命令とが連続し、かつ後続する命令のメモリアドレ
ス計算に用いるレジスタが、先行する演算命令で即値デ
ータを設定すべきレジスタと一致する場合について、そ
の動作を説明する。

メモリアドレス計算を必要とする命令の例として、スト
ア命令を挙げる。

第１０図と第１）図は、従来の情報処理装置の即値デー
タを特定のレジスタに設定する演算命令Ａとストア命令
Ｂとが連続し、かつ後続するストア命令Ｂのメモリアド
レス計算に用いるレジスタが先行する演算命令Ａて即値
データを設定すべきレジスタと一致する場合（レジスタ
干渉）の動作を示すタイミング図である。第ｌθ図はス
トア命令Ｂがｌクロックストアの場合、第１）図はスト
ア命令Ｂが２クロツクストアの場合を表す。

第５図および第６図と第１０図とを用い、従来の情報処
理装置の即値データを特定のレジスタに設定する演算命
令Ａと１クロックストア命令Ｂとか連続し、ストア命令
Ｂのメモリアドレス計算に用いるレジスタと先行する演
算命令Ａで即値データを設定すべきレジスタとのレジス
タ干渉が発生する場合の動作について説明する。説明の
簡単のために干渉か発生するレジスタをｒｌ、演算命令
八の即値データを（ｉｍｍＡ）、ｌクロックストア命令
Ｂのアドレス計算に用いる即値データを（ｉｍｍＢ）、
スト了すべきレジスタのデ．一夕を（ｒ２）とする。

Ｃ１サイクル： （１）　　演算命令Ａに対する処理 演算命令Ａをフエツチし、命令バス１）０に送出する。

Ｃ２サイクル： （１）　　演算命令Ａに対する処理 命令バス１）０に送出された演算命令Ａを命令解読部１
０１が解読する。命令解読部１０１は、制御情報を制御
信号１）８として送出し、即値データ（ｉｍｍＡ）を即
値データバス１）１に送出する。

また、レジスタ部１０３は、制御信号１）８で指定され
た３２ビットの０レジスタのデータを第１内部データバ
ス１）２に送出する。

（２）ストア命令Ｂに対する処理 ストア命令Ｂをフエツチし、命令バス１）０に送出する
。

Ｃ３サイクル： （１）　　演算命令Ａに対する処理 整数演算部１０４は、Ｃ２サイクルで命令解読部１０１
が即値データバス１）１に送出した即値データ（ｉｍｍ
Ａ）を入力し、レジスタ部１０３が第１内部データバス
１）２に送出した０との加算を実行する。演算終了後、
演算結果を３２ビットの第３内部データバス１）４に送
出する。

（２）ストア命令Ｂに対する処理 命令バス１）０に送出されたストア命令Ｂを命令解読部
１０１が解読する。命令解読部１０１は、制御情報を制
御信号１）８として送出し、即値データ（ｉｍｍＢ）を
即値データバス１）１に送出する。

また、レジスタ部１０３は、制御信号！１８で指定され
たメモリアドレス計算に用いる３２ビットのレジスタの
データ（ｒ１）を第２内部データバス１）３に送出し、
メモリに格納すべき３２ビットのレジスタのデータ（ｒ
２）を第１内部データバス１）２に送出する。ただし、
第２内部データバス１）３のデータ（ｒ１）は演算命令
Ａが終了していないため無効なデータである。前記の命
令解読部１０１の処理と並行してレジスタ干渉検出部１
０２はストア命令Ｂのメモリアドレス計算に用いるレジ
スタｒ１と先行する演算命令Ａで即値データを設定すべ
きレジスタｒ１とのレジスタ干渉を検出し、結果を命令
解読部１０１に通知する。

Ｃ４サイクル： （１）演算命令Ａに対する処理 レジスタ部１０３は、Ｃ３サイクルで整数演算部１０４
が第３内部データバス１）４に送出した即値データ（ｉ
ｍｍＡ）を０２サイクルで制御信号１）８で指定された
レジスタｒ１へ格納する。

（２）ストア命令Ｂに対する処理 命令解読部１（１）は、レジスタ干渉検出部１０２か０
３サイクルでストア命令Ｂのレジスタｒｌの干渉を検出
したため、Ｃ３サイクルと同様にストア命令Ｂの解読を
続行し、制御情報を制御信号１）８として送出し、即値
データ（ｉｍｍＢ）を即値データバス１）１に送出する
。レジスタ部１０３は、制御信号１）８に指定されたメ
モリアドレス計算にルいる３２ビットのレジスタのデー
タ（ｒｌ）を第２内部データバス１）３に送出し、メモ
リに格納すへき３２ビットのレジスタのデータ（ｒ２）
を第１内部データバス１）２に送出する。

つぎに、データアドレス生成部５０１の動作について説
明する。マルチプレクサ６０１は、制御信号１）８とし
て送出されたデータセレクト信号２１３の情軸により、
データパス２１０に即値データバス１）１の即値データ
（ｉｍｍＢ）を出力する。加算器２０２は、それぞれ３
２ビットのデータパス２１０と第２内部データバス１）
３とに出力された即値データ（ｉｍｍＢ）およびデータ
（ｒｌ）を加算し、結果を加算結果出力バス２１）に出
力する。マルチプレクサ２０３は制御信号１）８として
送出されたアドレスホールド信号２１４の情報により、
データアドレスバス１）５に加算結果出力バス２１）の
データを出力する。こうして、データアドレスバス１）
５にストアすべきデータのアドレス（ｉｍｍＢ）＋（ｒ
１）を送出する。

Ｃ５，Ｃ６サイクルの動作は、１クロックストアで説明
したＣ３，Ｃ４サイクルと同様であるため、説明は省略
する（第８図に関する説明を参照）。

以上説明したように、１クロックストア命令Ｂのメモリ
アドレス計算に用いるレジスタｒｌと先行する演算命令
で即値データを設定すべきレジスタｒ１とのレジスタ干
渉が発生する場合は、１サイクル分パイプラインに空白
ができる。ここでは、メモリアドレス計算を要する命令
の例としてｌクロックストア命令を挙げたが、他のメモ
リアドレス計算を要するロード命令や分岐命令等の命令
でも、前述の干渉が発生する場合には同じ理由により、
１サイクル分バイブラインに空白か発生する。

同様に、２クロックストア命令Ｂのメモリアドレス計算
に用いるレジスタと先行する演算命令Ａで即値データを
設定すべきレジスタとのレジスタ干渉が発生する場合に
は、２サイクル分パイプラインに空白ができる。この動
作については、ｌクロックストアが２クロックストアに
変化するだけであるため、詳細な説明は省略するが、第
１）図にそのタイミング図を示す。

〔発明が解決しようとする課題〕

しかしながら、上記のような構成では、メモリアドレス
計算を必要とする命令のメモリアドレス計算に用いるレ
ジスタと先行する演算命令で即値データを設定すべきレ
ジスタとのレジスタ干渉か発生する場合は、１サイクル
分バイブラインに空白ができ、特に２クロックストア命
令のメモリアドレス計算に用いるレジスタと先行する演
算命令で即値データを設定すべきレジスタとのレジスタ
干渉が発生する場合は、２サイクル分パイプラインに空
白かできるという問題点を有していた。

この発明の目的は、パイプラインの空白をなくし、高速
化を可能とした情報処理装置を提供することである。

〔課題を解決するための手段〕

この発明の情報処理装置は、命令に指定された即値デー
タを保持する即値データラッチと、前記即値データラッ
チの出力を入力とする２つのマルチプレクサと、前記２
つのマルチプレクサの出力を加算する加算器と、連続す
る命令間のレジスタ干渉を検出するレジスタ干渉検出部
とを備え、即値データを特定のレジスタに格納する命令
とメモリアドレス計算を必要とする命令とが連続した際
、前記レジスタ干渉検出部が後続する命令でメモリアド
レス計算に用いるレジスタと先行する命令で即値データ
を格納するレジスタとの一致を検出すると、．前記加算
器が片方のマルチプレクサからの出力である前記即値デ
ータラッチが保持した先行する命令の即値データを使用
してメモリアドレス計算をする。

また、この発明の情報処理装置は、命令に指定された即
値データを保持する即値データラッチと、前記即値デー
タラッチの出力を入力とする２つのマルチプレクサと、
前記２つのマルチプレクサの出力を加算する加算器と、
連続する命令間のレジスタ干渉を検出するレジスタ干渉
検出部とを備え、即値データを特定のレジスタに格納す
る命令と特定のレジスタのデータを、即値データと別の
レジスタのデータの和で指定されるアドレスのメモリに
格納する命令とが連続した際、前記レジスタ干渉検出部
が後続する命令でメモリアドレス計算に用いるレジスタ
と先行する命令で即値データを格納するレジスタとの一
致を検出すると、前記加算器が一方のマルチプレクサか
らの出力である前記即値データラッチか保持した先行す
る命令の即値データと他方のマルチプレクサからの出力
である後続する命令の即値データとを加算してアドレス
計算をする。

さらに、この発明の情報処理装置は、命令に指定された
即値データを保持する即値データラッチと、前記即値デ
ータラッチの出力を入力とする２つのマルチプレクサと
、前記２つのマルチプレクサの出力を加算する加算器と
、連続する命令間のレジスタ干渉を検出するレジスタ干
渉検出部と、２つのレジスタのデータを同時に出力でき
る複数のレジスタからなるレジスタ部とを備え、即値デ
ータを特定のレジスタに格納する命令と、特定のレジス
タのデータを、他の２つのレジスタのデータの和で指定
されるアドレスのメモリに格納する命令とが連続した際
、前記レジスタ干渉検出部が後続する命令でメモリアド
レス計算に用いる一方のレジスタと先行する命令で即値
データを格納するレジスタとの一致を検出すると、前記
レジスタ部が一致しなかった他方のレジスタとメモリに
格納すべきレジスタのデータとを出力し、前記加算器が
一方のマルチプレクサから出力される前記即値データラ
ッチが保持した先行する命令の即値データと他方のマル
チプレクサから出力される後続する命令の一致しなかっ
た他方のレジスタのデータとを加算してメモリアドレス
計算をする。

〔作用〕

この発明は、前記した構成により、即値データを特定の
レジスタに格納する命令とメモリアドレス計算を必要と
する命令とが連続した際、前記レジスタ干渉検出部が後
続する命令でメモリアドレス計算に用いるレジスタと先
行する命令で即値データを格納するレジスタとの一致を
検出すると、前記加算器が一方のマルチプレクサからの
出力である前記即値データラッチが保持した先行する命
令の即値データを使用してメモリアドレス計算をする。

またこの発明は、即値データを特定のレジスタに格納す
る命令と特定のレジスタのデータを即値データと別のレ
ジスタのデータの和で指定されるアドレスのメモリに格
納する命令とか連続した際、前記レジスタ干渉検出部が
後続する命令でメモリアドレス計算に用いるレジスタと
先行する命令で即値データを格納するレジスタとの一致
を検出すると、前記加算器が一方のマルチプレクサから
の出力である前記即値データラッチが保持した先行する
命令の即値データと他方のマルチプレクサからの出力で
ある後続する命令の即値データとを加算してアドレス計
算をする。

さらにまたこの発明は、即値データを特定のレジスタに
格納する命令と、特定のレジスタのデータを他の２つの
レジスタのデータの和て指定されるアドレスのメモリに
格納する命令とが連続した際、前記レジスタ干渉検出部
か後続する命令でメモリアドレス計算に用いる一方のレ
ジスタと先行する命令て即値データを格納するレジスタ
との一致を検出すると、前記レジスタ部が一致しなかっ
た他方のレジスタとメモリに格納すべきレジスタのデー
タを出力し、前記加算器か一方のマルチプレクサから出
力される前記即値データラッチか保持した先行する命令
の即値データと、他方のマルチプレクサから出力される
後続する命令の一致しなかった他方のレジスタのデータ
とを加算してメモリアドレス計算をする。

〔実施例〕

第１図はこの発明の実施例における情報処理装置のブロ
ック図を示すものである。第１図において、１０１は命
令の解読を行う命令解読部、１０２は連続する命令間に
おけるレジスタの干渉を検出するレジスタ干渉検出部、
１０３は複数のレジスタから構成され、３２ビットの０
データを保持する０レジスタを持ったレジスタ部、１０
４は整数演算部、１０５はデータキャッシュ（図示せず
）とのデータの転送を司るデータ転送コントロール部、
１０６はデータアドレスを生成するデータアドレス生成
部である。１）０は命令を転送する命令バス、１）１は
即値データを転送する３２ビットの即値データパス、１
）２は３２ビットの第１内部データパス、１）３は３２
ビットの第２内部データパス、１）４は３２ビットの第
３内部データパス、１）５は３２ビットのデータアドレ
スバス、１）６はデータキャッシュに転送する３２ビッ
トのストアデータバス、１）７はデータキャッシュから
転送される３２ビットのロードデータバス、１）８は命
令解読部１０１から送出される制圓信号、１）９はレジ
スタ干渉検出部１０２から送出されるレジスタ干渉検出
信号である。

第２図は、第１図の実施例における情報処理装置のデー
タアドレス生成部１０６の内部構成を示すブロック図で
ある。図において、２０１，　２０３，　２０５，は３
２ビットのマルチプレクサ、２０２は３２ビットの加算
器、２０４は３２ビットのフィードバックラッチ、２０
６は３２ビットの即値データラッチである。１）１は３
２ビットの即値データパス、１）２は３２ビットの第１
内部データパス、１）３は３２ビットの第２内部データ
パスであり、それぞれ第１図における同名のバスに対応
する。２１０はマルチプレクサ２０１の出力で加算器２
０２に入力する３２ビットのデータパス、２１）は加算
器２０２の出力で加算結果出力バスである。１）５はデ
ータアドレスバスで、第１図におけるデータアドレスバ
ス１）５に対応する。２１２はフィードバックラッチ２
０４に保持されたｌクロック前のデータアドレスバス１
）５のデータを出力するホールドデータバスである。２
１３と２１４はそれぞれマルチプレクサ２０ｌ，２０３
のセレクト条件を指示するデータセレクト信号とアドレ
スホールド信号であり、ともに第１図における制御信号
１）８の一部である。２１５と２１６はそれぞれマルチ
プレクサ２０１　．　２０５のセレクト条件を指示する
第１レジスタ干渉検出信号と第２レジスタ干渉検出信号
であり、ともに第１図におけるレジスタ干渉検出信号１
）９の一部である。また、２１７はマルチプレクサ２０
５の出力で加算器２０３に入力する３２ビットのデータ
バスてある。

以上のように構成されたこの発明の実施例における情報
処理装置の動作について以下説明する。

この発明の実施例における情報処理装置は、４段のバイ
ブライン構成をとり、演算は２つの３２ビットレジスタ
のデータ間でのみ行い、結果を再びレジスタに格納する
レジスタ間演算をとり、メモリとのデータのやりとりは
、メモリとレジスタとの間でのみ行うロード・ストアア
ーキテクチャをとった情報処理装置である。

この発明の実施例における情報処理装置の演算命令の動
作とｌクロックストアおよび２クロツクストア命令の動
作は、従来の技術のところで述べた従来の情翰処理装置
の動作と同様であるため、詳細な説明は省略する。

以下、この発明の実施例における情報処理装置の即値デ
ータを特定のレジスタに設定する命令とメモリアドレス
計算を要する命令とが連続した場合の動作について説明
する。メモリアドレス計算を要する命令の例としては、
ｌクロックストア命令、２クロツクストア命令、ロード
命令の場合を説明する。

第３図と第４図は、この発明の実施例における情報処理
装置の即値データを特定のレジスタに設定する演算命令
Ａとストア命令Ｂか連続し、かつ後続するストア命令Ｂ
のメモリアドレス計算に用いるレジスタか先行する演算
命令Ａで即値データを設定すへきレジスタと一致する場
合（レジスタ干渉）の動作を示すタイミング図である。

第３図はストア命令Ｂがｌクロックストアの場合、第４
図はストア命令Ｂが２クロックストアの場合を表す。

また第１２図は、この発明の実施例における情報処理装
置の即値データを特定のレジスタに設定する演算命令Ａ
とロード命令Ｂが連続し、かつ後続するロード命令Ｂの
メモリアドレス計算に用いるレジスタが先行する演算命
令Ａで即値データを設定すべきレジスタと一致する場合
の動作を示すタイミング図である。

第１図および第２図と第３図とを用い、この実施例にお
ける情報処理装置の即値データを特定のレジスタに設定
する演算命令Ａとｌクロックストア命令Ｂとが連続し、
ストア命令Ｂのメモリアドレス計算に用いるレジスタと
先行する演算命令Ａで即値データを設定すべきレジスタ
とのレジスタ干渉が発生する場合の動作について説明す
る。説明の簡単のために干渉が発生するレジスタをｒｌ
，演算命令Ａの即値データを（ｉｍｍＡ）、ｌクロック
ストア命令Ｂのアドレス計算に用いる即値データを（ｉ
ｍｍＢ）、スト了すべきレジスタのデータを（ｒ２）と
する。

ＣＩサイクル： （１）演算命令Ａに対する処理 演算命令Ａをフェッチし、命令バス１）０に送出する。

Ｃ２サイクル： （１）　　演算命令Ａに対する処理 命令バス１）０に送出された演算命令Ａを命令解読部１
０１か解読する。命令解読部１０１は、制御情報を制御
信号１）８として送出し、即値データ（ｉｍｍＡ）を即
値データバス１）１に送出する。

また、レジスタ部１０３は、制御信号１）Ｂで指定され
た３２ビットの０レジスタのデータを第１内部データバ
ス１）２に送出する。

（２）ストア命令Ｂに対する処理 ストア命令Ｂをフエツチし、命令バス１）０に送出する
。

Ｃ３サイクル： （１）演算命令Ａに対する処理 整数演算部１０４は、Ｃ２サイクルで命令解読部１０１
か即値データパス１）１に送出した即値データ（ｉｍｍ
Ａ）を入力し、レジスタ部１０３が第１内部データバス
１）２に送出した０との加算を実行する。演算終了後、
演算結果を３２ビットの第３内部データバス１）４に送
出する。同時に、Ｃ２サイクルで命令解読部１０１が即
値データバスＩｌｌに送出した即値データ（ｉｍｍＡ）
が３２ビットの即値データラッチ２０６がラッチする。

（２）ストア命令Ｂに対する処理 命令バス１）０に送出されたストア命令Ｂを命令解読部
１０１が解読する。命令解読部１０１は、制御情報を制
御信号１）８として送出し、即値データ（ｉｍｍＢ）を
即値データバス１）１に送出する。

前記命令解読部１０１の処理と並行してレジスタ干渉検
出部１０２はストア命令Ｂのメモリアドレス計算に用い
るレジスタｒｌと先行する演算命令Ａで即値データを設
定すべきレジスタｒｌとのレジスタ干渉を検出し、レジ
スタ干渉検出信号１）９に送出する。この時、レジスタ
干渉検出信号１）９内の第２レジスタ干渉検出信号２１
６はマルチプレクサ２０５が即値データラッチ２０６の
出力を選択するための信号を出力する。レジスタ部１０
３は、制御信号１）８に指定されたメモリアドレス計算
に使用する３２ビットのレジスタのデータ（ｒ　１）を
第２内部データバス１）３に送出し、メモリに格納すべ
き３２ビットのレジスタのデータ（ｒ２）を第１内部デ
ータバス１）２に送出する。ただし、３２ビットのレジ
スタのデータ（ｒ　１）は、演算命令Ａの実行が終了し
ていないため、無効なデータを出力することとなる。

つぎに、データアドレス生成部１０６の動作について説
明する。マルチプレクサ２０１は、制御信号１）８とし
て送出されたデータセレクト信号２１３の情報によりデ
ータパス２１０に即値データバス１）１の即値データ（
ｉｍｍＢ）を出力する。マルチプレクサ２０５は、第２
レジスタ干渉検出信号２１６の情報により、データバス
２１７に即値データラッチ２０６のデータ（ｉｍｍＡ）
（正しい（ｒ１）に相当）を出力する。加算器２０２は
、それぞれ３２ビットのデータバス２１０と２１７に出
力されたデータを加算し、結果を加算結果出力バス２１
）に出力する。マルチプレクサ２０３は、制御信号１）
８として送出されたアドレスホールド信号２１４の情報
により、データアドレスバス１）５に加算結果出力バス
２１）のデータを出力する。こうして、データアドレス
バス１）５にストアすべきデータのアドレス（ｉｍｍＢ
）＋　（ｒ　１）を送出する。

Ｃ４サイクル： （１）演算命令Ａに対する処理 レジスタ部１０３は、Ｃ３サイクルで整数演算部１０４
が第３内部データバス１）４に送出したデータ（ｉｍｍ
Ａ）をＣ２サイクルで制御信号１）８に指定されたレジ
スタｒｌへ格納する。

（２）ストア命令Ｂに対する処理 データアドレスバス１）５に送出されたアドレス（ｉｍ
ｍＢ）＋　（ｒ　１）を用いデータキャッシュをアクセ
スする。ここで、データキャッシュがヒットすると仮定
する。また、データ転送コントロール部１０５は、第１
内部データバス１）２に送出されたデータ（ｒ２）をラ
ッチする。

Ｃ５サイクル： （１）ストア命令Ｂに対する処理 データ転送コントロール部１０５は、Ｃ４サイクルでラ
ッチしたデータ（ｒ２）をストアデータバス１）６に送
出し、データキャッシュに格納する。

以上のように、この実施例における情報処理装置では、
即値データを特定のレジスタに設定する演算命令Ａと１
クロックストア命令Ｂとが連続し、ストア命令Ｂのメモ
リアドレス計算に用いるレジスタと先行する演算命令Ａ
で即値データを設定すべきレジスタとのレジスタ干渉が
発生する場合に、即値データラッチ２０６を設け、レジ
スタ干渉検出信号１）９てマルチプレクサ２０５を制御
することで従来の情報処理装置に比べ、ｌクロック分処
理を高速化することが可能となる。

つぎに、第１図および第２図と第４図とを用い、この実
施例における情報処理装置の即値データを特定のレジス
タに設定する演算命令Ａと２クロックストア命令Ｂとが
連続し、ストア命令Ｂのメモリアドレス計算に用いるレ
ジスタと先行する演算命令Ａで即値データを設定すべき
レジスタとのレジスタ干渉が発生する場合の動作につい
て説明する。説明の簡単のため２クロックストア時のア
ドレス計算に要するレジスタのデータを（ｒ１）と（ｒ
２）、スト了すべきレジスタのデータを（ｒ　１）とし
、干渉が発生するレジスタをｒ１、演算命令Ａの即値デ
ータを（ｉｍｍＡ）とする。

Ｃ１サイクル： （１）　　演算命令Ａに対する処理 演算命令Ａをフエツチし、命令バス１）０に送出する。

Ｃ２サイクル： （１）演算命令Ａに対する処理 命令バス１）０に送出された演算命令Ａを命令解読部１
０１が解読する。命令解読部１０１は、制御情報を制御
信号１）８として送出し、即値データ（ｉｍｍＡ）を即
値データパス１）１に送出する。

また、レジスタ部１０３は制御信号１）８に指定された
３２ビットの０レジスタのデータを第１内部データバス
１）２に送出する。

（２）ストア命令Ｂに対する処理 ストア命令Ｂをフェッチし、命令バス１）０に送出する
。

Ｃ３サイクル： （１）　　演算命令Ａに対する処理 整数演算部１０４は、Ｃ２サイクルで命令解読部１０１
が即値データバス１）１に送出した即値データ（ｉｍｍ
Ａ）を入力とし、レジスタ部１０３が第１内部データバ
ス１）２に送出した０との加算を実行する。演算終了後
、演算結果を３２ビットの第３内部データバス１）４に
送出する。同時に、Ｃ２サイクルで命令解読部１０１が
即値データバス１）１に送出した即値データ（ｉｍｍＡ
）を３２ビットの即値データラッチ２０６がラッチする
。

（２）ストア命令Ｂに対する処理 命令バス１）０に送出されたストア命令Ｂを命令解読部
１０１が解読する。命令解読部１０１は、制御情報を制
御信号１）８として送出する。前記命令解読部１０１の
処理と並行してレジスタ干渉検出部１０２は、ストア命
令Ｂのメモリアドレス計算に用いるレジスタｒｌと先行
する演算命令Ａで即値データを設定すべきレジスタｒ１
とのレジスタ干渉を検出し、レジスタ干渉検出信号１）
９に送出する。

この時、レジスタ干渉検出信号１）９内の第１レジスタ
干渉検出信号２１５は、マルチプレクサ２０１が即値デ
ータラッチ２０６を選択するための信号とレジスタ部１
０３が第１内部データバス１）２にメモリにスト了すべ
き３２ビットのレジスタのデータ（ｒ３）を出力するた
めの信号を出力する。レジスタ部１０３は、制御信号１
）８で指定されたメモリア下レス計算に使用する３２ビ
ットのレジスタのデータ（ｒ２）を第２内部データバス
１）３に送出し、メモリに格納すべき３２ビットのレジ
スタのデータ（ｒ３）を第１内部データバス１）２に送
出する。

つぎに、データアドレス生成部１０６の動作について説
明する。マルチプレクサ２０１は、第１レジスタ干渉検
出信号２１５の情報により、データバス２１０に即値デ
ータラッチ２０６のデータ（ｉｍｍＡ）（正しい（ｒ１
）に相当）を出力する。マルチプレクサ２０５は、第２
レジスタ干渉検出信号２１６の情報により、データバス
２１７に第２内部データバス１）３のデータ（ｒ２）を
出力する。加算器２０２は、それぞれ３２ビットのデー
タパス２１０と２１７とに出力されたデータを加算し、
結果を加算結果出力バス２１）に出力する。マルチプレ
クサ２０３は、制御信号１）８として送出されたアドレ
スホールド信号２１４の情報により、データアドレスバ
ス１）５に加算結果出力バス２１）のデータを出力する
。こうして、データアドレスバス１）５にストアすべき
データのアドレス（ｒ　１’）　＋　（ｒ　２）を送出
する。

Ｃ４サイクル： （１）　　演算命令Ａに対する処理 レジスタ部１０３は、Ｃ３サイクルで整数演算部１０４
が第３内部データバス１）４に送出したデータ（ｉｍｍ
Ａ）を０２サイクルで制御信号１）８で指定されたレジ
スタｒｌへ格納する。

（２）ストア命令Ｂに対する処理 データアドレスバス１）５に送出されたアドレス（ｒ　
１）　＋　（ｒ　２）を用いデータキャッシュをアクセ
スする。ここで、データキャッシュはヒットすると仮定
する。また、データ転送コントロール部１０５は、第１
内部データバス１）２に送出されたデータ（ｒ３）をラ
ッチする。

Ｃ５サイクル： （１）　　ストア命令Ｂに対する処理 データ転送コントロール部１０５は、Ｃ４サイクルでラ
ッチしたデータ（ｒ３）をストアデータバス１）６に送
出し、データキャッシュに格納する。

以上のように、この発明の実施例における情報処理装置
は、即値データを特定のレジスタに設定する演算命令Ａ
と２クロックストア命令Ｂとが連続し、ストア命令Ｂの
メモリアドレス計算に用いるレジスタと先行する演算命
令Ａで即値データを設定すべきレジスタとのレジスタ干
渉が発生する場合に、即値データラッチ２０６を設け、
レジスタ干渉検出信号ｌ９でマルチプレクサ２０５とレ
ジスタ部１０３を制御することで従来の情報処理装置に
比べ、２クロツク分処理を高速化することが可能になる
。

最後に、第１図および第２図と第１２図とを用い、この
実施例における情報処理装置の即値データを特定のレジ
スタに設定する演算命令Ａとロード命令Ｂとが連続し、
ロード命令Ｂのメモリアドレス計算に用いるレジスタと
先行する演算命令Ａで即値データを設定すべきレジスタ
とのレジスタ干渉が発生する場合の動作について説明す
る。説明の簡単のために干渉が発生するレジスタをｒ１
、演算命令Ａの即値データを（ｉｍｍＡ）、ロード命令
Ｂのアドレス計算に用いる即値データを（ｉｍｍＢ）、
データをロードすべきレジスタをｒ２とする。

Ｃ１サイクル： （１）演算命令Ａに対する処理 演算命令Ａをフェッチし、命令バス１）０に送出する。

Ｃ２サイクル： （１）演算命令Ａに対する処理 命令バ・ス１）０に送出された演算命令Ａを命令解読部
１０１が解読する。命令解読部１０１は、制御情報を制
御信号１）８として送出し、即値データ（ｉｍｍＡ）を
即値データバスＩｌｌに送出する。

また、レジスタ部１０３は、制御信号１）８で指定され
た３２ビットの０レジスタのデータを第１内部データバ
ス１）２に送出する。

（２）ロード命令Ｂに対する処理 ロード命令Ｂをフエツチし、命令バス１）０に送出する
。

Ｃ３サイクル： （１）演算命令Ａに対する処理 整数演算部１０４は、Ｃ２サイクルで命令解読部１０１
が即値データバス１）１に送出した即値データ（ｉｍｍ
Ａ）を入力し、レジスタ部１０３が第１内部データバス
１）２に送出した０との加算を実行する。演算終了後、
演算結果を３２ビットの第３内部データバス１）４に送
出する。同時に、Ｃ２サイクルで命令解読部１０１が即
値データバス１）１に送出した即値データ（ｉｍｍＡ）
を３２ビットの即値データラッチ２０６かラッチする。

（２）　　ロード命令Ｂに対する処理 命令バス１）０に送出されたロード命令Ｂを命令解読部
１０１が解読する。命令解読部１０１は、制御情報を制
御信号１）８として送出し、即値データ（ｉｍｍＢ）を
即値データバス１）１に送出する。

前記命令解読部１０１の処理と並行してレジスタ干渉検
出部１０２はロード命令Ｂのメモリアドレス計算に用い
るレジスタｒｌと先行する演算命令Ａで即値データを設
定すべきレジスタｒ１とのレジスタ干渉を検出し、レジ
スタ干渉検出信号１）９に送出する。この時、レジスタ
干渉検出信号１）９内の第２レジスタ干渉検出信号２１
６はマルチプレクサ２０５が即値データラッチ２０６の
出力を選択するための信号を出力する。レジスタ部１０
３は、制御信号１）８に指定されたメモリアドレス計算
に使用する３２ビットのレジスタのデータ（ｒ　１）を
第２内部データバス１）３に送出する。ただし、３２ビ
ットのレジスタのデータ（ｒ　１）は、演算命令Ａの実
行が終了していないため、無効なデータを出力すること
となる。

つぎに、データアドレス生成部１０６の動作について説
明する。マルチプレクサ２０１は、制御信号１）８とし
て送出されたデータセレクト信号２１３の情報によりデ
ータパス２１０に即値データバス１）１の即値データ（
ｉｍｍＢ）を出力する。マルチプレクサ２０５は、第２
レジスタ干渉検出信号２１６の情報により、データパス
２１７に即値データラッチ２０６のデータ（ｉｍｍＡ）
（正しい（ｒ１）に相当）を出力する。加算器２０２は
、それぞれ３２ビットのデータパス２１０と２１７に出
力されたデータを加算し、結果を加算結果出力バス２１
）に出力する。マルチプレクサ２０３は、制郭信号１）
８として送出されたアドレスホールド信号２１４の情報
により、データアドレスバス１）５に加算結果出力バス
２１）のデータを出力する。こうして、データアドレス
バス１）５にロードすべきデータのアドレス（ｉｍｍＢ
）＋　（ｒ　１）を送出する。

Ｃ４サイクル： （１）　　演算命令Ａに対する処理 レジスタ部１０３は、Ｃ３サイクルで整数演算部１０４
が第３内部データバス１）４に送出したデータ（ｉｍｍ
Ａ）を０２サイクルで制御信号１）８に指定されたレジ
スタｒｌへ格納する。

（２）　　ロード命令Ｂに対する処理 データアドレスバス１）５に送出されたアドレス（ｉｍ
ｍＢ）＋　（ｒ　１）を用いデータキャッシュをアクセ
スする。ここで、データキャッシュがヒツトすると仮定
する。データキャッシュはヒットしたアドレス（ｉｍｍ
Ｂ）＋　（ｒ　１）のデータをロードデータバス１）７
に出力する。

Ｃ４サイクル： データ転送コントロール部１０５はＣ３サイクルでデー
タキャッシュがロードデータバス１）７に送出したデー
タを第３内部データバス１）４に送出する。レジスタ部
１０３は第３内部データバス１）４のデータを制御信号
１）８として送出されたアドレスのレジスタｒ２に格納
する。

また、ロードすべきデータのアドレスが２つのレジスタ
のデータの和（ｒ　１）　＋　（ｒ　２）で示されるロ
ード命令に関しては前述した（ｒｌ）＋（ｉｍｍＢ）の
場合と同様であるため、詳細な説明は省略する。この場
合は、レジスタ部１０３がアドレス計算に用いる２つの
レジスタのデータをそれぞれ第１内部データパスと第２
内部データパスに出力し、データアドレス生成部１０６
がデータパス２１０に第１内部データパスのデータを出
力する点が上記の説明と異なる。

以上のように、この実施例における情報処理装置では、
即値データを特定のレジスタに設定する演算命令Ａとロ
ード命令Ｂとが連続し、ロード命令Ｂのメモリアドレス
計算に用いるレジスタと先行する演算命令Ａで即値デー
タを設定すべきレジスタとのレジスタ干渉が発生する場
合に、即値データラッチ２０６を設け、レジスタ干渉検
出信号１）９でマルチプレクサ２０５を制御することで
従来の情報処理装置に比べ、１クロック分処理を高速化
することが可能となる。

なおここでは、メモリアドレス計算を必要とする命令の
例として、１クロックストア命令、２クロックストア命
令、ロード命令について説明したが、他のメモリアドレ
ス計算を必要とする分岐命令等の命令でも同様に制御す
ることで、従来の情報処理装置に比べ、ｌクロック分処
理を高速化することが可能である。

〔発明の効果〕

この発明の情報処理装置によれば、メモリアドレス計算
を必要とする命令（ロード命令，■クロックストア命令
または分岐命令）で、メモリアドレス計算に用いるレジ
スタと先行する演算命令の即値データを設定すべきレジ
スタとのレジスタ干渉が発生する場合にｌクロック処理
を高速化でき、さらに２クロックストア命令でメモリア
ドレス計算に用いるレジスタと先行する演算命令の即値
データを設定すべきレジスタとのレジスタ干渉が発生す
る場合には、２クロツク処理を高速化することを可能と
し、その実用的価値は大きい。

【図面の簡単な説明】

第１図はこの発明の実施例における情報処理装置のブロ
ック図、第２図は第１図におけるデータアドレス生成部
のブロック図、第３図はこの発明の実施例における情報
処理装置の即値データを特定のレジスタに設定する演算
命令とｌクロックストア命令とが連続し、ストア命令の
メモリアドレス計算に用いるレジスタと先行する演算命
令で即値データを設定すべきレジスタとのレジスタ干渉
が発生する場合の動作を示すタイミング図、第４図はこ
の発明の実施例における情報処理装置の即値データを特
定のレジスタに設定する演算命令と２クロックストア命
令とか連続し、ストア命令のメモリアドレス計算に用い
るレジスタと先行する演算命令で即値データを設定すべ
きレジスタとのレジスタ干渉が発生する場合の動作を示
すタイミング図、第５図は従来の情報処理装置のブロッ
ク図、第６図は第５図におけるデータアドレス生成部の
ブロック図、第７図は従来の情報処理装置の演算命令の
動作を示すタイミング図、第８図は従来の情報処理装置
のｌクロックストアの命令の動作を示すタイミング図、
第９図は従来の情報処理装置の２クロツクストアの命令
の動作を示すタイミング図、第１０図は従来の情報処理
装置の即値データを特定のレジスタに設定する演算命令
と１クロツクストア命令とが連続し、ストア命令のメモ
リアドレス計算に用いるレジスタと先行する演算命令で
即値データを設定すべきレジスタとのレジスタ干渉が発
生する場合の動作を示すタイミング図、第１）図は従来
の情報処理装置の即値データを特定のレジスタに設定す
る演算命令と２クロックストア命令とが連続し、ストア
命令のメモリアドレス計算に用いるレジスタと先行する
演算命令て即値データを設定すべきレジスタとのレジス
タ干渉が発生する場合の動作を示すタイミング図、第１
２図はこの発明の実施例における情報処理装置の即値デ
ータを特定のレジスタに設定する演算命令とロード命令
とが連続し、ロード命令のメモリアドレス計算に用いる
レジスタと先行する演算命令で即値データを設定すべき
レジスタとのレジスタ干渉が発生する場合の動作を示す
タイミング図である。 １０１・・・命令解読部、１０２・・・レジスタ干渉検
出部、１０３・・・レジスタ部、１０６・・・データア
ドレス生成部、１）８・・・制御信号、１）９・・・レ
ジスタ干渉検出信号、２０６・・・即値データラッチ。

Claims (4)

【特許請求の範囲】
1. （１）命令に指定された即値データを保持する即値デー
   タラッチと、前記即値データラッチの出力を入力とする
   ２つのマルチプレクサと、前記２つのマルチプレクサの
   出力を加算する加算器と、連続する命令間のレジスタ干
   渉を検出するレジスタ干渉検出部とを備え、即値データ
   を特定のレジスタに格納する命令とメモリアドレス計算
   を必要とする命令とが連続した際、前記レジスタ干渉検
   出部が後続する命令でメモリアドレス計算に用いるレジ
   スタと先行する命令で即値データを格納するレジスタと
   の一致を検出すると、前記加算器が片方のマルチプレク
   サからの出力である前記即値データラッチが保持した先
   行する命令の即値データを使用してメモリアドレス計算
   をすることを特徴とする情報処理装置。
2. （２）請求項（１）記載のメモリアドレス計算を必要と
   する命令として、ロード命令またはストア命令または分
   岐命令であることを特徴とする情報処理装置。
3. （３）命令に指定された即値データを保持する即値デー
   タラッチと、前記即値データラッチの出力を入力とする
   ２つのマルチプレクサと、前記２つのマルチプレクサの
   出力を加算する加算器と、連続する命令間のレジスタ干
   渉を検出するレジスタ干渉検出部とを備え、即値データ
   を特定のレジスタに格納する命令と特定のレジスタのデ
   ータを、即値データと別のレジスタのデータの和で指定
   されるアドレスのメモリに格納する命令とが連続した際
   、前記レジスタ干渉検出部が後続する命令でメモリアド
   レス計算に用いるレジスタと先行する命令で即値データ
   を格納するレジスタとの一致を検出すると、前記加算器
   が一方のマルチプレクサからの出力である前記即値デー
   タラッチが保持した先行する命令の即値データと他方の
   マルチプレクサからの出力である後続する命令の即値デ
   ータとを加算してアドレス計算をすることを特徴とする
   情報処理装置。
4. （４）命令に指定された即値データを保持する即値デー
   タラッチと、前記即値データラッチの出力を入力とする
   ２つのマルチプレクサと、前記２つのマルチプレクサの
   出力を加算する加算器と、連続する命令間のレジスタ干
   渉を検出するレジスタ干渉検出部と、２つのレジスタの
   データを同時に出力できる複数のレジスタからなるレジ
   スタ部とを備え、 即値データを特定のレジスタに格納する命令と特定のレ
   ジスタのデータを他の２つのレジスタのデータの和で指
   定されるアドレスのメモリに格納する命令とが連続した
   際、前記レジスタ干渉検出部が後続する命令でメモリア
   ドレス計算に用いる一方のレジスタと先行する命令で即
   値データを格納するレジスタとの一致を検出すると、前
   記レジスタ部が一致しなかった他方のレジスタとメモリ
   に格納すべきレジスタのデータとを出力し、前記加算器
   が一方のマルチプレクサから出力される前記即値データ
   ラッチが保持した先行する命令の即値データと他方のマ
   ルチプレクサから出力される後続する命令の一致しなか
   った他方のレジスタのデータとを加算してメモリアドレ
   ス計算をすることを特徴とする情報処理装置。