JPH10161871A - プロセッサ - Google Patents
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- JPH10161871A JPH10161871A JP8317803A JP31780396A JPH10161871A JP H10161871 A JPH10161871 A JP H10161871A JP 8317803 A JP8317803 A JP 8317803A JP 31780396 A JP31780396 A JP 31780396A JP H10161871 A JPH10161871 A JP H10161871A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【課題】 マイクロプロセッサにおいて条件により処理
を変えようとする場合、条件付分岐命令を用いると、条
件の成立によりＮＯＰ命令が挿入され、処理時間が低下
する。 【解決手段】 命令セットに条件付転送命令を付加し、
その条件が成立するか否かを判定しその判定結果に応じ
て転送を有効あるいは無効とする制御信号ｅを命令デコ
ーダに出力するフラグデコーダ９を設ける。
を変えようとする場合、条件付分岐命令を用いると、条
件の成立によりＮＯＰ命令が挿入され、処理時間が低下
する。 【解決手段】 命令セットに条件付転送命令を付加し、
その条件が成立するか否かを判定しその判定結果に応じ
て転送を有効あるいは無効とする制御信号ｅを命令デコ
ーダに出力するフラグデコーダ９を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サや信号処理プロセッサなどのプロセッサに関し、特に
これらのプロセッサにおいて実行されるデータ転送命令
に係わる。
サや信号処理プロセッサなどのプロセッサに関し、特に
これらのプロセッサにおいて実行されるデータ転送命令
に係わる。
【０００２】
【従来の技術】図１１は、従来のマイクロプロセッサの
構成を示す。図１１に示したマイクロプロセッサは、プ
ログラムカウンタ１、命令メモリ２、命令デコーダ３、
データメモリ４、レジスタファイル５、演算回路６、ア
キュムレータ７、フラグレジスタ８より構成される。
構成を示す。図１１に示したマイクロプロセッサは、プ
ログラムカウンタ１、命令メモリ２、命令デコーダ３、
データメモリ４、レジスタファイル５、演算回路６、ア
キュムレータ７、フラグレジスタ８より構成される。
【０００３】プログラムカウンタ１は、アドレス信号Ｐ
を出力する。命令メモリ２のアドレス信号入力端子に
は、プログラムカウンタ１が出力するアドレス信号Ｐが
供給される。命令メモリ２は、アドレス信号Ｐに対応し
たアドレスに格納されている命令Ｑを読み出し、図示せ
ぬ命令レジスタＩＲに書き込む。
を出力する。命令メモリ２のアドレス信号入力端子に
は、プログラムカウンタ１が出力するアドレス信号Ｐが
供給される。命令メモリ２は、アドレス信号Ｐに対応し
たアドレスに格納されている命令Ｑを読み出し、図示せ
ぬ命令レジスタＩＲに書き込む。
【０００４】命令デコーダ３の命令入力端子には、命令
レジスタＩＲが蓄えている命令Ｑが供給される。命令デ
コーダ３は、命令Ｑの内容を解読し、命令Ｑに応じた制
御信号ｇ、制御信号ｈ、制御信号ｉ、制御信号ｊ、及び
制御信号ｋをそれぞれデータメモリ４、レジスタファイ
ル５、演算回路６、プログラムカウンタ１、及び命令メ
モリ２の制御端子に供給する。
レジスタＩＲが蓄えている命令Ｑが供給される。命令デ
コーダ３は、命令Ｑの内容を解読し、命令Ｑに応じた制
御信号ｇ、制御信号ｈ、制御信号ｉ、制御信号ｊ、及び
制御信号ｋをそれぞれデータメモリ４、レジスタファイ
ル５、演算回路６、プログラムカウンタ１、及び命令メ
モリ２の制御端子に供給する。
【０００５】データメモリ４、レジスタファイル５、及
び演算回路６のデータ入出力端子は、データバスに接続
される。データＤは、データバスを介してデータメモリ
４、レジスタファイル５、演算回路６の間で相互に送受
される。
び演算回路６のデータ入出力端子は、データバスに接続
される。データＤは、データバスを介してデータメモリ
４、レジスタファイル５、演算回路６の間で相互に送受
される。
【０００６】演算回路６は、アキュムレータ７に蓄えら
れたデータＡ’とデータバスを介して供給されるデータ
Ｄとの間で演算を実行する。その演算結果であるデータ
Ａは、再びアキュムレータ７に蓄えられる。この演算の
際に発生する特定の状態、例えば桁溢れ（オーバーフロ
ー）、結果の符号、結果がゼロであること、桁上げ出力
などは、それぞれフラグと呼ばれる１ビットの状態信号
として表される。演算回路６は、これらのフラグをまと
めてフラグ信号Ｆとして出力する。
れたデータＡ’とデータバスを介して供給されるデータ
Ｄとの間で演算を実行する。その演算結果であるデータ
Ａは、再びアキュムレータ７に蓄えられる。この演算の
際に発生する特定の状態、例えば桁溢れ（オーバーフロ
ー）、結果の符号、結果がゼロであること、桁上げ出力
などは、それぞれフラグと呼ばれる１ビットの状態信号
として表される。演算回路６は、これらのフラグをまと
めてフラグ信号Ｆとして出力する。
【０００７】フラグレジスタ８は、フラグ信号Ｆを蓄え
る。フラグレジスタ８の出力信号Ｆ’は演算フラグ信号
として命令デコーダ３のフラグ入力端子に供給される。
命令デコーダ３は、演算フラグ信号Ｆ’を条件分岐命令
の分岐条件として利用する。条件分岐命令は、命令実行
手順を制御する際に用いられる。
る。フラグレジスタ８の出力信号Ｆ’は演算フラグ信号
として命令デコーダ３のフラグ入力端子に供給される。
命令デコーダ３は、演算フラグ信号Ｆ’を条件分岐命令
の分岐条件として利用する。条件分岐命令は、命令実行
手順を制御する際に用いられる。
【０００８】演算フラグ信号Ｆ’に上述の状態信号を割
り当てると、例えば以下のようになる。 第３ビットＦ３’…桁溢れフラグＶ。桁溢れ時に”
１”、それ以外は”０”。
り当てると、例えば以下のようになる。 第３ビットＦ３’…桁溢れフラグＶ。桁溢れ時に”
１”、それ以外は”０”。
【０００９】第２ビットＦ２’…符号フラグＳ。結果が
負のとき”１”、それ以外は”０”。 第１ビットＦ１’…零フラグＺ。結果が全桁零のとき”
１”、それ以外は”０”。
負のとき”１”、それ以外は”０”。 第１ビットＦ１’…零フラグＺ。結果が全桁零のとき”
１”、それ以外は”０”。
【００１０】第０ビットＦ０’…桁上げフラグＣ。最上
位桁からの桁上がりがあるとき”１”、それ以外は”
０”。 プロセッサの命令セットには、それぞれのフラグに応じ
て命令実行手順を制御できるように、以下のような条件
分岐命令が用意されている。
位桁からの桁上がりがあるとき”１”、それ以外は”
０”。 プロセッサの命令セットには、それぞれのフラグに応じ
て命令実行手順を制御できるように、以下のような条件
分岐命令が用意されている。
【００１１】ＪＵＭＰＶ ＬＡＢＥＬ１；Ｆ３’＝”
１”のとき、アドレスＬＡＢＥＬ１に分岐。 ＪＵＭＰＳ ＬＡＢＥＬ１；Ｆ２’＝”１”のとき、ア
ドレスＬＡＢＥＬ１に分岐。
１”のとき、アドレスＬＡＢＥＬ１に分岐。 ＪＵＭＰＳ ＬＡＢＥＬ１；Ｆ２’＝”１”のとき、ア
ドレスＬＡＢＥＬ１に分岐。
【００１２】ＪＵＭＰＺ ＬＡＢＥＬ１；Ｆ１’＝”
１”のとき、アドレスＬＡＢＥＬ１に分岐。 ＪＵＭＰＣ ＬＡＢＥＬ１；Ｆ０’＝”１”のとき、ア
ドレスＬＡＢＥＬ１に分岐。
１”のとき、アドレスＬＡＢＥＬ１に分岐。 ＪＵＭＰＣ ＬＡＢＥＬ１；Ｆ０’＝”１”のとき、ア
ドレスＬＡＢＥＬ１に分岐。
【００１３】
【発明が解決しようとする課題】一般的に、演算の状態
に応じて、転送を行う場合がある。従来のプロセッサで
は、桁上がり入力付の演算もしくは分岐命令以外の命令
ではフラグを利用できない。そのため、演算の状態に応
じて転送を行う場合には、転送命令と共に条件分岐命令
を実行しなければならない。よって、命令の最小実行時
間である１マシンサイクルでデータ転送を実行できるよ
う設計しても、演算の状態に応じて転送を行う場合は、
通常の無条件に行われる転送命令と比較して少なくとも
２倍の実行時間を必要としていた。
に応じて、転送を行う場合がある。従来のプロセッサで
は、桁上がり入力付の演算もしくは分岐命令以外の命令
ではフラグを利用できない。そのため、演算の状態に応
じて転送を行う場合には、転送命令と共に条件分岐命令
を実行しなければならない。よって、命令の最小実行時
間である１マシンサイクルでデータ転送を実行できるよ
う設計しても、演算の状態に応じて転送を行う場合は、
通常の無条件に行われる転送命令と比較して少なくとも
２倍の実行時間を必要としていた。
【００１４】図１２及び図１３は、条件分岐命令とデー
タ転送命令とを組み合わせて実行した場合のタイミング
チャートを示す。このタイミングチャートは、プログラ
ムカウンタ１が出力するアドレス信号Ｐ、命令レジスタ
ＩＲが保持する命令Ｑ、データバスにおけるデータＤの
時間的変化を表している。Ｔはマシンサイクルを表す。
タ転送命令とを組み合わせて実行した場合のタイミング
チャートを示す。このタイミングチャートは、プログラ
ムカウンタ１が出力するアドレス信号Ｐ、命令レジスタ
ＩＲが保持する命令Ｑ、データバスにおけるデータＤの
時間的変化を表している。Ｔはマシンサイクルを表す。
【００１５】図１２及び図１３におけるプログラムの例
は以下の通りである。 ＪＵＭＰＶ ＬＡＢＥＬ１＋１；Ｆ３’＝”１”のとき
２番地先に分岐。 ＬＡＢＥＬ１：ＬＯＡＤ Ｒ０，［１００］；レジス
タＲ０にメモリ１００番地の内容を転送。 命令メモリのｎ番地に条件転送命令ＪＵＭＰＶが記憶さ
れ、ｎ＋１番地にデータ転送命令ＬＯＡＤが記憶されて
いるものとする。
は以下の通りである。 ＪＵＭＰＶ ＬＡＢＥＬ１＋１；Ｆ３’＝”１”のとき
２番地先に分岐。 ＬＡＢＥＬ１：ＬＯＡＤ Ｒ０，［１００］；レジス
タＲ０にメモリ１００番地の内容を転送。 命令メモリのｎ番地に条件転送命令ＪＵＭＰＶが記憶さ
れ、ｎ＋１番地にデータ転送命令ＬＯＡＤが記憶されて
いるものとする。
【００１６】このプログラムにおいて、第１行で桁溢れ
が起きていることを検出し、もし桁溢れしていたらＬＡ
ＢＥＬ１＋１番地すなわち２番地先に分岐する。第２行
で、データメモリ４のアドレス１００番地のデータをデ
ータバスを介してレジスタファイル５の中の０番目のレ
ジスタＲ０に転送する。
が起きていることを検出し、もし桁溢れしていたらＬＡ
ＢＥＬ１＋１番地すなわち２番地先に分岐する。第２行
で、データメモリ４のアドレス１００番地のデータをデ
ータバスを介してレジスタファイル５の中の０番目のレ
ジスタＲ０に転送する。
【００１７】図１２は、分岐条件が不成立である場合の
タイミングチャートを示す。時刻Ｔで命令メモリ２のｎ
番地から第１行の条件分岐命令ＪＵＭＰＶが読み出さ
れ、命令レジスタＩＲに書き込まれる。
タイミングチャートを示す。時刻Ｔで命令メモリ２のｎ
番地から第１行の条件分岐命令ＪＵＭＰＶが読み出さ
れ、命令レジスタＩＲに書き込まれる。
【００１８】時刻２Ｔで、ＪＵＭＰＶ命令が実行され
る。この際、フラグレジスタ８が出力するフラグ信号
Ｆ’の中でＦ３’＝”０”であるから、分岐条件が不成
立である。よって、命令デコーダ３は、分岐を行わな
い。また、命令メモリ２のｎ＋１番地からＬＯＡＤ命令
が読み出され、命令レジスタＩＲに書き込まれる。
る。この際、フラグレジスタ８が出力するフラグ信号
Ｆ’の中でＦ３’＝”０”であるから、分岐条件が不成
立である。よって、命令デコーダ３は、分岐を行わな
い。また、命令メモリ２のｎ＋１番地からＬＯＡＤ命令
が読み出され、命令レジスタＩＲに書き込まれる。
【００１９】続いて、時刻３Ｔで、２行目の転送命令が
実行され、データバスにデータメモリ４のメモリ１００
番地の内容Ｘが読み出される。時刻４Ｔで、データバス
に読み出された内容Ｘがレジスタファイル５の中のレジ
スタＲ０に書き込まれる。
実行され、データバスにデータメモリ４のメモリ１００
番地の内容Ｘが読み出される。時刻４Ｔで、データバス
に読み出された内容Ｘがレジスタファイル５の中のレジ
スタＲ０に書き込まれる。
【００２０】図１３は、分岐条件が成立した場合のタイ
ミングチャートを示す。時刻Ｔには、図１２に示した場
合と同様に第１行の条件分岐命令が読み出される。
ミングチャートを示す。時刻Ｔには、図１２に示した場
合と同様に第１行の条件分岐命令が読み出される。
【００２１】時刻２Ｔで、ＪＵＭＰＶ命令が実行され
る。Ｆ３’＝”１”であるので分岐条件が成立し、分岐
が行われる。よって、データバスにデータメモリ４の１
００番地の内容Ｘが読み出されることはない。
る。Ｆ３’＝”１”であるので分岐条件が成立し、分岐
が行われる。よって、データバスにデータメモリ４の１
００番地の内容Ｘが読み出されることはない。
【００２２】また、ＪＵＭＰＶ命令の分岐条件が成立す
る場合、命令デコーダ３は、命令メモリ２に制御信号ｋ
を出力し、ＬＯＡＤ命令に代えてＮＯＰ命令（ノーオペ
レーション命令）を強制的に出力させる。その結果、命
令レジスタＩＲはＬＯＡＤ命令ではなくＮＯＰ命令を保
持する。ＮＯＰ命令は、タイミング合わせなどに用いら
れる何も実行しない命令であり、大部分のプロセッサに
おいて命令セット中に用意されている。
る場合、命令デコーダ３は、命令メモリ２に制御信号ｋ
を出力し、ＬＯＡＤ命令に代えてＮＯＰ命令（ノーオペ
レーション命令）を強制的に出力させる。その結果、命
令レジスタＩＲはＬＯＡＤ命令ではなくＮＯＰ命令を保
持する。ＮＯＰ命令は、タイミング合わせなどに用いら
れる何も実行しない命令であり、大部分のプロセッサに
おいて命令セット中に用意されている。
【００２３】このようにＮＯＰ命令を強制的に挿入する
のは、命令メモリ２へのアクセスに要する時間と命令デ
コーダ３が命令実行に要する時間が有限であるため、命
令デコーダ３が条件分岐命令ＪＵＭＰＶを実行している
ときには、すでに次の番地すなわちｎ＋１番地の転送命
令ＬＯＡＤが命令メモリ２から命令レジスタＩＲに読み
出されているからである。
のは、命令メモリ２へのアクセスに要する時間と命令デ
コーダ３が命令実行に要する時間が有限であるため、命
令デコーダ３が条件分岐命令ＪＵＭＰＶを実行している
ときには、すでに次の番地すなわちｎ＋１番地の転送命
令ＬＯＡＤが命令メモリ２から命令レジスタＩＲに読み
出されているからである。
【００２４】さらに、ＮＯＰ命令の挿入と同時に、命令
デコーダ３は、制御信号ｊをプログラムカウンタ１に出
力し、プログラムカウンタ１に分岐先アドレスＡｄｒｓ
を強制的に出力させる。この例では、分岐先アドレスＡ
ｄｒｓは、ｎ＋２番地であり、プログラムカウンタ１が
１ずつ増加した場合とたまたま変わらない。
デコーダ３は、制御信号ｊをプログラムカウンタ１に出
力し、プログラムカウンタ１に分岐先アドレスＡｄｒｓ
を強制的に出力させる。この例では、分岐先アドレスＡ
ｄｒｓは、ｎ＋２番地であり、プログラムカウンタ１が
１ずつ増加した場合とたまたま変わらない。
【００２５】続いて、時刻３Ｔで、命令デコーダ３にお
いてＮＯＰ命令が実行される。また、命令レジスタＩＲ
に命令メモリ２のｎ＋２番地に記憶された命令Ｑｎ＋２
が書き込まれる。
いてＮＯＰ命令が実行される。また、命令レジスタＩＲ
に命令メモリ２のｎ＋２番地に記憶された命令Ｑｎ＋２
が書き込まれる。
【００２６】このように、演算フラグ信号の状態に応じ
てデータ転送を行う場合、実行に必要な時間が増えるこ
とがある。本発明は、上記課題に鑑みてなされたもの
で、演算の状態に応じてデータ転送を行う場合でも、無
条件に行われる通常転送と同じマシンサイクルで転送す
ることを目的とする。
てデータ転送を行う場合、実行に必要な時間が増えるこ
とがある。本発明は、上記課題に鑑みてなされたもの
で、演算の状態に応じてデータ転送を行う場合でも、無
条件に行われる通常転送と同じマシンサイクルで転送す
ることを目的とする。
【００２７】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、演算およびデータ転送の手順を命令とし
て記憶し、命令を出力する命令記憶手段と、演算を実行
し、演算結果に応じて状態信号を出力する演算手段と、
演算手段が出力する状態信号を記憶する状態記憶手段
と、状態記憶手段が記憶する状態信号と命令記憶手段が
出力する命令とが入力され、これらの２つの入力信号に
応じて状態判定結果を出力する状態デコード手段と、状
態判定結果と命令記憶手段が出力する命令とが入力さ
れ、制御信号を出力し、命令がデータ転送命令である場
合には状態判定結果に応じてその命令を有効または無効
にする命令デコード手段とを具備する。
め、本発明は、演算およびデータ転送の手順を命令とし
て記憶し、命令を出力する命令記憶手段と、演算を実行
し、演算結果に応じて状態信号を出力する演算手段と、
演算手段が出力する状態信号を記憶する状態記憶手段
と、状態記憶手段が記憶する状態信号と命令記憶手段が
出力する命令とが入力され、これらの２つの入力信号に
応じて状態判定結果を出力する状態デコード手段と、状
態判定結果と命令記憶手段が出力する命令とが入力さ
れ、制御信号を出力し、命令がデータ転送命令である場
合には状態判定結果に応じてその命令を有効または無効
にする命令デコード手段とを具備する。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施例を
示す。図１は、本発明のマイクロプロセッサの構成を示
す。以下、同一の構成要素には同一の符号を付し、説明
を省略する。
施の形態を説明する。図１は、本発明の第１の実施例を
示す。図１は、本発明のマイクロプロセッサの構成を示
す。以下、同一の構成要素には同一の符号を付し、説明
を省略する。
【００２９】図１に示すように、マイクロプロセッサ
は、プログラムカウンタＰＣ１、命令メモリ２、命令デ
コーダ３、データメモリ４、レジスタファイル５、演算
回路６、アキュムレータ７、フラグレジスタ８、フラグ
デコーダ９より構成される。
は、プログラムカウンタＰＣ１、命令メモリ２、命令デ
コーダ３、データメモリ４、レジスタファイル５、演算
回路６、アキュムレータ７、フラグレジスタ８、フラグ
デコーダ９より構成される。
【００３０】プログラムカウンタ１は、アドレス信号Ｐ
を出力する。命令メモリ２のアドレス信号入力端子に
は、プログラムカウンタ１が出力するアドレス信号Ｐが
供給される。命令メモリ２は、アドレス信号Ｐに対応し
たアドレスに格納されている命令Ｑを読み出し、図示せ
ぬ命令レジスタＩＲに書き込む。
を出力する。命令メモリ２のアドレス信号入力端子に
は、プログラムカウンタ１が出力するアドレス信号Ｐが
供給される。命令メモリ２は、アドレス信号Ｐに対応し
たアドレスに格納されている命令Ｑを読み出し、図示せ
ぬ命令レジスタＩＲに書き込む。
【００３１】命令デコーダ３の命令入力端子には、命令
レジスタＩＲが蓄えている命令Ｑが供給される。命令デ
コーダ３は、命令Ｑの内容を解読し、命令Ｑに応じた制
御信号ｇ、制御信号ｈ、制御信号ｉ、制御信号ｊ、及び
制御信号ｋをそれぞれデータメモリ４、レジスタファイ
ル５、演算回路６、プログラムカウンタ１、及び命令メ
モリ２の制御端子に供給する。
レジスタＩＲが蓄えている命令Ｑが供給される。命令デ
コーダ３は、命令Ｑの内容を解読し、命令Ｑに応じた制
御信号ｇ、制御信号ｈ、制御信号ｉ、制御信号ｊ、及び
制御信号ｋをそれぞれデータメモリ４、レジスタファイ
ル５、演算回路６、プログラムカウンタ１、及び命令メ
モリ２の制御端子に供給する。
【００３２】データメモリ４、レジスタファイル５、及
び演算回路６のデータ入出力端子は、データバスに接続
される。データＤがデータバスを介してデータメモリ
４、レジスタファイル５、演算回路６の間で相互に送受
される。
び演算回路６のデータ入出力端子は、データバスに接続
される。データＤがデータバスを介してデータメモリ
４、レジスタファイル５、演算回路６の間で相互に送受
される。
【００３３】演算回路６の第１の入力端子にはアキュム
レータ７の内容Ａ’が供給され、第２の入力端子にはデ
ータバスを介してデータＤが供給される。演算回路６
は、アキュムレータ７の内容Ａ’とデータＤとの間で論
理演算や算術演算などの演算を実行する。演算結果Ａは
再びアキュムレータ７に蓄えられる。また、演算の際に
発生する特定の状態、例えば桁溢れ、結果の符号、結果
が０であること、桁上げ出力などは、それぞれフラグと
呼ばれる１ビットの状態信号で表され、フラグは演算回
路６からフラグ信号Ｆとしてまとめて出力される。
レータ７の内容Ａ’が供給され、第２の入力端子にはデ
ータバスを介してデータＤが供給される。演算回路６
は、アキュムレータ７の内容Ａ’とデータＤとの間で論
理演算や算術演算などの演算を実行する。演算結果Ａは
再びアキュムレータ７に蓄えられる。また、演算の際に
発生する特定の状態、例えば桁溢れ、結果の符号、結果
が０であること、桁上げ出力などは、それぞれフラグと
呼ばれる１ビットの状態信号で表され、フラグは演算回
路６からフラグ信号Ｆとしてまとめて出力される。
【００３４】フラグ信号Ｆは、フラグレジスタ８に蓄え
られる。フラグレジスタ８は、演算フラグ信号Ｆ’を命
令デコーダ３のフラグ入力端子に供給する。命令デコー
ダ３は、演算フラグ信号Ｆ’を命令実行手順の制御の際
の条件分岐の分岐条件として利用する。
られる。フラグレジスタ８は、演算フラグ信号Ｆ’を命
令デコーダ３のフラグ入力端子に供給する。命令デコー
ダ３は、演算フラグ信号Ｆ’を命令実行手順の制御の際
の条件分岐の分岐条件として利用する。
【００３５】フラグデコーダ９の命令入力端子には命令
レジスタＩＲが蓄えている命令Ｑが供給され、フラグ入
力端子にはフラグレジスタ８の出力信号Ｆ’が供給され
る。フラグデコーダ９は、命令Ｑとフラグレジスタ８の
出力信号Ｆ’に応じて、制御信号ｅを生成する。制御信
号ｅは、命令デコーダ３の制御端子に供給される。
レジスタＩＲが蓄えている命令Ｑが供給され、フラグ入
力端子にはフラグレジスタ８の出力信号Ｆ’が供給され
る。フラグデコーダ９は、命令Ｑとフラグレジスタ８の
出力信号Ｆ’に応じて、制御信号ｅを生成する。制御信
号ｅは、命令デコーダ３の制御端子に供給される。
【００３６】命令デコーダ３は、制御信号ｅに応じて、
制御信号ｇ、ｈ、ｉを変化させることにより、データ転
送命令を有効または無効にする。このようにして、条件
分岐命令によらずに、演算の状態による選択的なデータ
転送が行われる。
制御信号ｇ、ｈ、ｉを変化させることにより、データ転
送命令を有効または無効にする。このようにして、条件
分岐命令によらずに、演算の状態による選択的なデータ
転送が行われる。
【００３７】フラグ信号の各ビットＦ３’、Ｆ２’、Ｆ
１’、Ｆ０’に従来例に示したように状態を割り当てる
とする。この場合、プロセッサの命令セットに例えば以
下の条件転送命令が備えられている。
１’、Ｆ０’に従来例に示したように状態を割り当てる
とする。この場合、プロセッサの命令セットに例えば以
下の条件転送命令が備えられている。
【００３８】ＬＯＡＤＮＶ；Ｆ３’＝”０”のとき転送
実行、Ｆ３’＝”１”のとき無効。 ＬＯＡＤＮＳ；Ｆ２’＝”０”のとき転送実行、Ｆ２’
＝”１”のとき無効。
実行、Ｆ３’＝”１”のとき無効。 ＬＯＡＤＮＳ；Ｆ２’＝”０”のとき転送実行、Ｆ２’
＝”１”のとき無効。
【００３９】ＬＯＡＤＮＺ；Ｆ１’＝”０”のとき転送
実行、Ｆ１’＝”１”のとき無効。 ＬＯＡＤＮＣ；Ｆ０’＝”０”のとき転送実行、Ｆ０’
＝”１”のとき無効。
実行、Ｆ１’＝”１”のとき無効。 ＬＯＡＤＮＣ；Ｆ０’＝”０”のとき転送実行、Ｆ０’
＝”１”のとき無効。
【００４０】図７は、図１に示した実施例で用いられる
フラグデコーダ９の回路例を示す。図７において、命令
Ｑの例えば下位４ビットＱ３〜Ｑ０は、それぞれエクス
クルシブノアゲート１１ａ〜１１ｄの第１の入力端子に
供給される。またフラグ信号Ｆ３’、Ｆ２’、Ｆ１’、
Ｆ０’は、それぞれエクスクルシブノアゲート１１ａ〜
１１ｄの第２の入力端子に供給される。エクスクルシブ
ノアゲート１１ａ〜１１ｄの出力端子は、それぞれアン
ドゲート１２の第１ないし第４の入力端子に接続され
る。アンドゲート１２の出力端子は、制御信号ｅを出力
する。
フラグデコーダ９の回路例を示す。図７において、命令
Ｑの例えば下位４ビットＱ３〜Ｑ０は、それぞれエクス
クルシブノアゲート１１ａ〜１１ｄの第１の入力端子に
供給される。またフラグ信号Ｆ３’、Ｆ２’、Ｆ１’、
Ｆ０’は、それぞれエクスクルシブノアゲート１１ａ〜
１１ｄの第２の入力端子に供給される。エクスクルシブ
ノアゲート１１ａ〜１１ｄの出力端子は、それぞれアン
ドゲート１２の第１ないし第４の入力端子に接続され
る。アンドゲート１２の出力端子は、制御信号ｅを出力
する。
【００４１】このフラグデコーダを用いる場合、例えば
条件転送命令ＬＯＡＤＮＶを表す命令信号Ｑの下位４ビ
ットＱ３〜Ｑ０が０１１１になるように設計しておく。
ＬＯＡＤＮＶ命令を実行するときに、Ｆ３’＝”０”で
あり、Ｆ２’〜Ｆ０’が”１”であれば、制御信号ｅ
は”１”となり、転送が実行される。また、Ｆ３’＝”
１”であれば、制御信号ｅは”０”となり、転送は実行
されない。
条件転送命令ＬＯＡＤＮＶを表す命令信号Ｑの下位４ビ
ットＱ３〜Ｑ０が０１１１になるように設計しておく。
ＬＯＡＤＮＶ命令を実行するときに、Ｆ３’＝”０”で
あり、Ｆ２’〜Ｆ０’が”１”であれば、制御信号ｅ
は”１”となり、転送が実行される。また、Ｆ３’＝”
１”であれば、制御信号ｅは”０”となり、転送は実行
されない。
【００４２】図２及び図３は、図１に示した実施例にお
いて条件転送命令を実行した場合のタイミングチャート
を示す。図２及び図３に示したタイミングチャートに対
応するプログラムの例を以下に示す。
いて条件転送命令を実行した場合のタイミングチャート
を示す。図２及び図３に示したタイミングチャートに対
応するプログラムの例を以下に示す。
【００４３】ＬＯＡＤＮＶ Ｒ０，［１００］；Ｆ３’
＝”０”のときレジスタＲ０にメモリ１００番地の内容
を転送する。Ｆ３’＝”１”のときは何もしない。 この条件転送命令ＬＯＡＤＮＶは、命令メモリ２のｎ番
地に記憶されているものとする。
＝”０”のときレジスタＲ０にメモリ１００番地の内容
を転送する。Ｆ３’＝”１”のときは何もしない。 この条件転送命令ＬＯＡＤＮＶは、命令メモリ２のｎ番
地に記憶されているものとする。
【００４４】このプログラムは、まず桁溢れが起きてい
るか否かを検出する。桁溢れのない場合は、データメモ
リ４のアドレス１００番地のデータをデータバスを介し
てレジスタファイル５の中の０番目のレジスタＲ０に転
送する。桁溢れしている場合は、何もせずに次の命令を
実行する。
るか否かを検出する。桁溢れのない場合は、データメモ
リ４のアドレス１００番地のデータをデータバスを介し
てレジスタファイル５の中の０番目のレジスタＲ０に転
送する。桁溢れしている場合は、何もせずに次の命令を
実行する。
【００４５】図２は、転送条件が成立した場合のタイミ
ングチャートを示す。まず、時刻Ｔでプログラムカウン
タ１が出力するアドレス信号Ｐはｎ番地を表している。
よって、時刻Ｔで、命令メモリ２のｎ番地に格納されて
いる条件転送命令ＬＯＡＤＮＶが読み出され、命令レジ
スタＩＲに書き込まれる。
ングチャートを示す。まず、時刻Ｔでプログラムカウン
タ１が出力するアドレス信号Ｐはｎ番地を表している。
よって、時刻Ｔで、命令メモリ２のｎ番地に格納されて
いる条件転送命令ＬＯＡＤＮＶが読み出され、命令レジ
スタＩＲに書き込まれる。
【００４６】次に、時刻２Ｔで命令レジスタＩＲに格納
されているＬＯＡＤＮＶ命令が実行される。まず、時刻
２Ｔで、フラグデコーダ９のフラグ入力端子にはＦ３’
＝”０”であり、例えばＦ２’〜Ｆ０’が”１”である
演算フラグ信号Ｆ’が供給される。フラグデコーダ９の
命令入力端子にはＬＯＡＤＮＶ命令が命令レジスタＩＲ
から供給されている。よって、フラグデコーダ９は、Ｆ
３’＝”０”であるから、”１”である制御信号ｅを命
令デコーダ３に供給する。制御信号ｅは、例えば”１”
のとき転送を有効とすることを表し、”０”のとき転送
を無効とすることを表すものとする。
されているＬＯＡＤＮＶ命令が実行される。まず、時刻
２Ｔで、フラグデコーダ９のフラグ入力端子にはＦ３’
＝”０”であり、例えばＦ２’〜Ｆ０’が”１”である
演算フラグ信号Ｆ’が供給される。フラグデコーダ９の
命令入力端子にはＬＯＡＤＮＶ命令が命令レジスタＩＲ
から供給されている。よって、フラグデコーダ９は、Ｆ
３’＝”０”であるから、”１”である制御信号ｅを命
令デコーダ３に供給する。制御信号ｅは、例えば”１”
のとき転送を有効とすることを表し、”０”のとき転送
を無効とすることを表すものとする。
【００４７】続いて、命令デコーダ３は、命令ＬＯＡＤ
ＮＶが転送命令であり、制御信号ｅが転送有効を表して
いるので、転送を実行するような制御信号ｇ，ｈ，ｉを
出力する。その結果、データバスＤにデータメモリ４の
１００番地の内容Ｘが読み出される。
ＮＶが転送命令であり、制御信号ｅが転送有効を表して
いるので、転送を実行するような制御信号ｇ，ｈ，ｉを
出力する。その結果、データバスＤにデータメモリ４の
１００番地の内容Ｘが読み出される。
【００４８】時刻３Ｔには、データバスＤ上のデータＸ
がレジスタＲ０に書き込まれる。また、命令メモリ２の
ｎ＋１番地に記憶されている命令Ｑｎ＋１が実行され
る。図３は、転送条件が不成立である場合のタイミング
チャートを示す。
がレジスタＲ０に書き込まれる。また、命令メモリ２の
ｎ＋１番地に記憶されている命令Ｑｎ＋１が実行され
る。図３は、転送条件が不成立である場合のタイミング
チャートを示す。
【００４９】図２に示した場合と同様に、まず時刻Ｔで
条件分岐命令ＬＯＡＤＮＶが命令レジスタＩＲに書き込
まれる。続いて、時刻２ＴでＬＯＡＤＮＶ命令が実行さ
れる。このとき、フラグデコーダ９のフラグ入力端子に
はＦ３’＝”１”である演算フラグ信号Ｆ’が供給さ
れ、フラグデコーダ９の命令入力端子にはＬＯＡＤＮＶ
命令が供給される。フラグデコーダ９は、Ｆ３’＝”
１”であるから、”０”である転送を無効とする制御信
号ｅを命令デコーダ３に供給する。
条件分岐命令ＬＯＡＤＮＶが命令レジスタＩＲに書き込
まれる。続いて、時刻２ＴでＬＯＡＤＮＶ命令が実行さ
れる。このとき、フラグデコーダ９のフラグ入力端子に
はＦ３’＝”１”である演算フラグ信号Ｆ’が供給さ
れ、フラグデコーダ９の命令入力端子にはＬＯＡＤＮＶ
命令が供給される。フラグデコーダ９は、Ｆ３’＝”
１”であるから、”０”である転送を無効とする制御信
号ｅを命令デコーダ３に供給する。
【００５０】命令デコーダ３は、ＬＯＡＤＮＶ命令が転
送命令であり、制御信号ｅが転送無効を表しているの
で、転送を実行するような制御信号ｇ，ｈ，ｉを出力し
ない。時刻３Ｔには、命令メモリ２のｎ＋１番地に記憶
されている命令Ｑｎ＋１が実行される。図１３に示した
従来例と異なり、ＮＯＰ命令が実行されることはない。
送命令であり、制御信号ｅが転送無効を表しているの
で、転送を実行するような制御信号ｇ，ｈ，ｉを出力し
ない。時刻３Ｔには、命令メモリ２のｎ＋１番地に記憶
されている命令Ｑｎ＋１が実行される。図１３に示した
従来例と異なり、ＮＯＰ命令が実行されることはない。
【００５１】このように本実施例においては、転送条件
が成立した場合でも不成立の場合でも、従来例のように
ＮＯＰ命令が挿入されることがない。したがって、高速
に処理を行うことが可能となる。特に、この条件転送命
令がループ内で用いられる場合、処理時間を顕著に低減
することができる。
が成立した場合でも不成立の場合でも、従来例のように
ＮＯＰ命令が挿入されることがない。したがって、高速
に処理を行うことが可能となる。特に、この条件転送命
令がループ内で用いられる場合、処理時間を顕著に低減
することができる。
【００５２】図４は、本発明の第２の実施例を示す。図
４に示す実施例は、図１に示した実施例にフラグマスク
レジスタ１０を加えたものである。
４に示す実施例は、図１に示した実施例にフラグマスク
レジスタ１０を加えたものである。
【００５３】フラグマスクレジスタ１０は、マスクデー
タＭを保持する。このフラグマスクレジスタは例えばレ
ジスタファイル５中に設けられ、マスクデータＭは書き
換え可能である。
タＭを保持する。このフラグマスクレジスタは例えばレ
ジスタファイル５中に設けられ、マスクデータＭは書き
換え可能である。
【００５４】フラグデコーダ９の命令入力端子には、図
１に示した実施例と異なり命令メモリ２の出力信号Ｑに
代えてフラグマスクレジスタ１０の出力信号Ｍが供給さ
れる。このようにマスクデータＭが供給される入力端子
を本実施例ではマスク入力端子を呼ぶことにする。
１に示した実施例と異なり命令メモリ２の出力信号Ｑに
代えてフラグマスクレジスタ１０の出力信号Ｍが供給さ
れる。このようにマスクデータＭが供給される入力端子
を本実施例ではマスク入力端子を呼ぶことにする。
【００５５】フラグデコーダ９は、例えば図７に示した
ような回路よりなる。ただし、フラグマスクレジスタ１
０のマスクデータＭの各ビットをＭ３〜Ｍ０と表すと、
図７においてＱ３〜Ｑ０をＭ３〜Ｍ０に置き換えたもの
が本実施例におけるフラグデコーダ９となる。
ような回路よりなる。ただし、フラグマスクレジスタ１
０のマスクデータＭの各ビットをＭ３〜Ｍ０と表すと、
図７においてＱ３〜Ｑ０をＭ３〜Ｍ０に置き換えたもの
が本実施例におけるフラグデコーダ９となる。
【００５６】本実施例において、条件転送命令は１種類
だけ用意しておけばよい。どの状態を転送条件として採
用するかは、フラグマスクレジスタ１０が保持するマス
クデータＭにより決められる。
だけ用意しておけばよい。どの状態を転送条件として採
用するかは、フラグマスクレジスタ１０が保持するマス
クデータＭにより決められる。
【００５７】この条件転送命令として、命令セットに
は、 ＣＬＯＡＤ ；条件成立時に転送し、条件不成立時には
何もしない。 が備えられている。例えば、フラグデコーダ９として図
７に示したフラグデコーダを用いると、 Ｆ’＝Ｍのとき条件成立、 Ｆ’≠Ｍのとき条件不成立 となる。
は、 ＣＬＯＡＤ ；条件成立時に転送し、条件不成立時には
何もしない。 が備えられている。例えば、フラグデコーダ９として図
７に示したフラグデコーダを用いると、 Ｆ’＝Ｍのとき条件成立、 Ｆ’≠Ｍのとき条件不成立 となる。
【００５８】また、この条件転送命令を実行する前にフ
ラグマスクレジスタ１０に、通常の転送命令によってあ
らかじめマスクデータＭが設定される。このため、マス
クパターンＭを任意の値に設定することができる。
ラグマスクレジスタ１０に、通常の転送命令によってあ
らかじめマスクデータＭが設定される。このため、マス
クパターンＭを任意の値に設定することができる。
【００５９】図５及び図６は、図４に示した実施例のタ
イミングチャートを示す。図５及び図６に示したタイミ
ングチャートに対応する条件転送プログラムは、次のよ
うに記述される。
イミングチャートを示す。図５及び図６に示したタイミ
ングチャートに対応する条件転送プログラムは、次のよ
うに記述される。
【００６０】ＣＬＯＡＤ Ｒ０，［１００］；Ｆ’＝Ｍ
のときレジスタＲ０にメモリ１００番地の内容を転送、
Ｆ’≠Ｍのときは何もしない。 この条件転送プログラムは、命令メモリ２のｎ番地に記
憶されている。
のときレジスタＲ０にメモリ１００番地の内容を転送、
Ｆ’≠Ｍのときは何もしない。 この条件転送プログラムは、命令メモリ２のｎ番地に記
憶されている。
【００６１】また、この条件転送プログラムを実行する
前に、通常の転送命令によって、 ＬＯＡＤ Ｍ，０１１１ ；フラグマスクレジスタに値
０１１１を設定。 のようにフラグのマスクパターンが設定されているもの
とする。
前に、通常の転送命令によって、 ＬＯＡＤ Ｍ，０１１１ ；フラグマスクレジスタに値
０１１１を設定。 のようにフラグのマスクパターンが設定されているもの
とする。
【００６２】図５及び図６に示したタイミングチャート
は、それぞれ図２及び図３においてＬＯＡＤＮＶ命令を
ＣＬＯＡＤ命令に置き換えたタイミングチャートと同様
である。
は、それぞれ図２及び図３においてＬＯＡＤＮＶ命令を
ＣＬＯＡＤ命令に置き換えたタイミングチャートと同様
である。
【００６３】図５は、転送条件が成立した場合のタイミ
ングチャートを示す。まず、時刻Ｔでプログラムカウン
タ１が出力するアドレス信号Ｐはｎ番地を表している。
よって、時刻Ｔで、命令メモリ２のｎ番地に格納されて
いる条件転送命令ＣＬＯＡＤが読み出され、命令レジス
タＩＲに書き込まれる。
ングチャートを示す。まず、時刻Ｔでプログラムカウン
タ１が出力するアドレス信号Ｐはｎ番地を表している。
よって、時刻Ｔで、命令メモリ２のｎ番地に格納されて
いる条件転送命令ＣＬＯＡＤが読み出され、命令レジス
タＩＲに書き込まれる。
【００６４】次に、時刻２Ｔで、ＣＬＯＡＤ命令が実行
される。まず、時刻２Ｔで、フラグデコーダ９のフラグ
入力端子にはフラグレジスタ８からＦ３’＝”０”であ
り、Ｆ２’〜Ｆ０’が”１”である演算フラグ信号Ｆ’
が供給される。また、フラグデコーダ９のマスク入力端
子には、Ｍ３＝”０”であり、Ｍ２〜Ｍ０が”１”であ
るマスクデータＭが供給される。このようにＦ’＝Ｍで
あるから、”１”である制御信号ｅを命令デコーダ３に
供給する。制御信号ｅは、例えば”１”のとき転送を有
効とすることを表し、”０”のとき転送を無効とするこ
とを表すものとする。
される。まず、時刻２Ｔで、フラグデコーダ９のフラグ
入力端子にはフラグレジスタ８からＦ３’＝”０”であ
り、Ｆ２’〜Ｆ０’が”１”である演算フラグ信号Ｆ’
が供給される。また、フラグデコーダ９のマスク入力端
子には、Ｍ３＝”０”であり、Ｍ２〜Ｍ０が”１”であ
るマスクデータＭが供給される。このようにＦ’＝Ｍで
あるから、”１”である制御信号ｅを命令デコーダ３に
供給する。制御信号ｅは、例えば”１”のとき転送を有
効とすることを表し、”０”のとき転送を無効とするこ
とを表すものとする。
【００６５】続いて、時刻２Ｔで、命令デコーダ３は、
命令ＣＬＯＡＤが転送命令であり、制御信号ｅが転送有
効を表しているので、転送を実行するような制御信号
ｇ，ｈ，ｉを出力する。
命令ＣＬＯＡＤが転送命令であり、制御信号ｅが転送有
効を表しているので、転送を実行するような制御信号
ｇ，ｈ，ｉを出力する。
【００６６】その結果、データバスＤにデータメモリ４
の１００番地の内容Ｘが読み出される。時刻３Ｔに、デ
ータバスＤ上のデータＸがレジスタＲ０に書き込まれ
る。また、命令メモリ２のｎ＋１番地に記憶されている
命令Ｑｎ＋１が実行される。
の１００番地の内容Ｘが読み出される。時刻３Ｔに、デ
ータバスＤ上のデータＸがレジスタＲ０に書き込まれ
る。また、命令メモリ２のｎ＋１番地に記憶されている
命令Ｑｎ＋１が実行される。
【００６７】図６は、転送条件が不成立である場合のタ
イミングチャートを示す。図５に示した場合と同様に、
まず時刻Ｔで条件分岐命令ＣＬＯＡＤが命令レジスタＩ
Ｒに書き込まれる。
イミングチャートを示す。図５に示した場合と同様に、
まず時刻Ｔで条件分岐命令ＣＬＯＡＤが命令レジスタＩ
Ｒに書き込まれる。
【００６８】続いて、時刻２ＴでＣＬＯＡＤ命令が実行
される。このとき、フラグデコーダ９のフラグ入力端子
にはＦ３’〜Ｆ０’＝”１”である演算フラグ信号Ｆ’
が供給され、フラグデコーダ９のマスク入力端子にはＭ
３＝”０”であり、Ｍ２〜Ｍ０が”１”であるマスクデ
ータＭが供給される。Ｆ’≠Ｍであるから、フラグデコ
ーダ９は、転送を無効とする制御信号ｅを命令デコーダ
３に供給する。
される。このとき、フラグデコーダ９のフラグ入力端子
にはＦ３’〜Ｆ０’＝”１”である演算フラグ信号Ｆ’
が供給され、フラグデコーダ９のマスク入力端子にはＭ
３＝”０”であり、Ｍ２〜Ｍ０が”１”であるマスクデ
ータＭが供給される。Ｆ’≠Ｍであるから、フラグデコ
ーダ９は、転送を無効とする制御信号ｅを命令デコーダ
３に供給する。
【００６９】命令デコーダ３は、ＣＬＯＡＤ命令が転送
命令であり、制御信号ｅが転送無効を表しているので、
転送を実行するような制御信号ｇ，ｈ，ｉを出力しな
い。時刻３Ｔには、命令メモリ２のｎ＋１番地に記憶さ
れている命令Ｑｎ＋１が実行される。図１３に示した従
来例と異なり、ＮＯＰ命令が実行されることはない。
本実施例では、図１に示した実施例と同様に、ＮＯＰ命
令を挿入する必要がなくなり、処理速度を上げることが
可能となる。また、条件転送命令を１つだけ用意すれば
よく、命令セット数の増加を最小に抑えることができ
る。また、転送条件をプログラムにより任意に変更する
ことができる。
命令であり、制御信号ｅが転送無効を表しているので、
転送を実行するような制御信号ｇ，ｈ，ｉを出力しな
い。時刻３Ｔには、命令メモリ２のｎ＋１番地に記憶さ
れている命令Ｑｎ＋１が実行される。図１３に示した従
来例と異なり、ＮＯＰ命令が実行されることはない。
本実施例では、図１に示した実施例と同様に、ＮＯＰ命
令を挿入する必要がなくなり、処理速度を上げることが
可能となる。また、条件転送命令を１つだけ用意すれば
よく、命令セット数の増加を最小に抑えることができ
る。また、転送条件をプログラムにより任意に変更する
ことができる。
【００７０】図８は、本発明で用いられるフラグデコー
ダ９の第２の回路例を示す。この回路を図１に示した実
施例に用いる場合は命令Ｑの例えば下位４ビットのビッ
ト信号Ｑ３〜Ｑ０が、図４に示した実施例に用いる場合
は例えば４ビットのマスクデータＭのビット信号Ｍ３〜
Ｍ０が、それぞれエクスクルシブオアゲート１３ａ〜１
３ｄの第１の入力端子に供給される。またフラグ信号Ｆ
３’、Ｆ２’、Ｆ１’、Ｆ０’は、それぞれエクスクル
シブオアゲート１３ａ〜１３ｄの第２の入力端子に供給
される。エクスクルシブオアゲート１３ａ〜１３ｄの出
力端子は、それぞれアンドゲート１４の第１ないし第４
の入力端子に接続される。アンドゲート１４の出力端子
は、制御信号ｅを出力する。
ダ９の第２の回路例を示す。この回路を図１に示した実
施例に用いる場合は命令Ｑの例えば下位４ビットのビッ
ト信号Ｑ３〜Ｑ０が、図４に示した実施例に用いる場合
は例えば４ビットのマスクデータＭのビット信号Ｍ３〜
Ｍ０が、それぞれエクスクルシブオアゲート１３ａ〜１
３ｄの第１の入力端子に供給される。またフラグ信号Ｆ
３’、Ｆ２’、Ｆ１’、Ｆ０’は、それぞれエクスクル
シブオアゲート１３ａ〜１３ｄの第２の入力端子に供給
される。エクスクルシブオアゲート１３ａ〜１３ｄの出
力端子は、それぞれアンドゲート１４の第１ないし第４
の入力端子に接続される。アンドゲート１４の出力端子
は、制御信号ｅを出力する。
【００７１】図９は、本発明で用いられるフラグデコー
ダ９の第３の回路例を示す。この回路を図１に示した実
施例に用いる場合はビット信号Ｑ３〜Ｑ０が、図４に示
した実施例に用いる場合はビット信号Ｍ３〜Ｍ０が、そ
れぞれアンドゲート１５ａ〜１５ｄの第１の入力端子に
供給される。またフラグ信号Ｆ３’、Ｆ２’、Ｆ１’、
Ｆ０’は、それぞれアンドゲート１５ａ〜１５ｄの第２
の入力端子に供給される。アンドゲート１５ａ〜１５ｄ
の出力端子は、それぞれオアゲート１６の第１ないし第
４の入力端子に接続される。オアゲート１６の出力端子
は、制御信号ｅを出力する。
ダ９の第３の回路例を示す。この回路を図１に示した実
施例に用いる場合はビット信号Ｑ３〜Ｑ０が、図４に示
した実施例に用いる場合はビット信号Ｍ３〜Ｍ０が、そ
れぞれアンドゲート１５ａ〜１５ｄの第１の入力端子に
供給される。またフラグ信号Ｆ３’、Ｆ２’、Ｆ１’、
Ｆ０’は、それぞれアンドゲート１５ａ〜１５ｄの第２
の入力端子に供給される。アンドゲート１５ａ〜１５ｄ
の出力端子は、それぞれオアゲート１６の第１ないし第
４の入力端子に接続される。オアゲート１６の出力端子
は、制御信号ｅを出力する。
【００７２】図１０は、本発明で用いられるフラグデコ
ーダ９の第４の回路例を示す。この回路を図１に示した
実施例に用いる場合はビット信号Ｑ３〜Ｑ０が、図４に
示した実施例に用いる場合はビット信号Ｍ３〜Ｍ０が、
それぞれオアゲート１７ａ〜１７ｄの第１の入力端子に
供給される。またフラグ信号Ｆ３’、Ｆ２’、Ｆ１’、
Ｆ０’は、それぞれオアゲート１７ａ〜１７ｄの第２の
入力端子に供給される。オアゲート１７ａ〜１７ｄの出
力端子は、それぞれアンドゲート１８の第１ないし第４
の入力端子に接続される。アンドゲート１８の出力端子
は、制御信号ｅを出力する。
ーダ９の第４の回路例を示す。この回路を図１に示した
実施例に用いる場合はビット信号Ｑ３〜Ｑ０が、図４に
示した実施例に用いる場合はビット信号Ｍ３〜Ｍ０が、
それぞれオアゲート１７ａ〜１７ｄの第１の入力端子に
供給される。またフラグ信号Ｆ３’、Ｆ２’、Ｆ１’、
Ｆ０’は、それぞれオアゲート１７ａ〜１７ｄの第２の
入力端子に供給される。オアゲート１７ａ〜１７ｄの出
力端子は、それぞれアンドゲート１８の第１ないし第４
の入力端子に接続される。アンドゲート１８の出力端子
は、制御信号ｅを出力する。
【００７３】このように、フラグデコーダ９の回路を変
えることにより、演算フラグ信号Ｆ’と命令Ｑあるいは
マスクデータＭとを用いて転送を有効又は無効とする条
件をさまざまに設定することができる。
えることにより、演算フラグ信号Ｆ’と命令Ｑあるいは
マスクデータＭとを用いて転送を有効又は無効とする条
件をさまざまに設定することができる。
【００７４】
【発明の効果】以上説明したように、本発明によれば、
条件転送命令のみで演算の状態に応じて選択的にデータ
転送をするため、ＮＯＰ命令を挿入することがなくな
り、プロセッサの処理効率を向上させることができる。
条件転送命令のみで演算の状態に応じて選択的にデータ
転送をするため、ＮＯＰ命令を挿入することがなくな
り、プロセッサの処理効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】図１に示した実施例のタイミングチャートを示
す図。
す図。
【図３】図１に示した実施例のタイミングチャートを示
す図。
す図。
【図４】本発明の第２の実施例を示す図。
【図５】図４に示した実施例のタイミングチャートを示
す図。
す図。
【図６】図４に示した実施例のタイミングチャートを示
す図。
す図。
【図７】フラグデコーダの第１の回路例を示す図。
【図８】フラグデコーダの第２の回路例を示す図。
【図９】フラグデコーダの第３の回路例を示す図。
【図１０】フラグデコーダの第４の回路例を示す図。
【図１１】従来のマイクロプロセッサを示す図。
【図１２】図１１に示した従来例のタイミングチャート
を示す図。
を示す図。
【図１３】図１１に示した従来例のタイミングチャート
を示す図。
を示す図。
１…プログラムカウンタ、 ２…命令メモリ、 ３…命令デコーダ、 ４…データメモリ、 ５…レジスタファイル、 ６…演算回路、 ７…アキュムレータ、 ８…フラグレジスタ、 ９…フラグデコーダ、 １０…フラグマスクレジスタ。
Claims (10)
- 【請求項１】 演算およびデータ転送の手順を命令とし
て記憶し、前記命令を出力する命令記憶手段と、 演算を実行し、演算結果に応じて状態信号を出力する演
算手段と、 前記演算手段が出力する状態信号を記憶する状態記憶手
段と、 前記状態記憶手段が記憶する状態信号と前記命令記憶手
段が出力する命令とが入力され、これらの２つの入力信
号に応じて状態判定結果を出力する状態デコード手段
と、 前記状態判定結果と前記命令記憶手段が出力する命令と
が入力され、前記命令がデータ転送命令である場合には
前記状態判定結果に応じてその命令を有効または無効に
し、制御信号を出力する命令デコード手段とを具備する
ことを特徴とするプロセッサ。 - 【請求項２】 前記状態デコード手段は、前記状態記憶
手段が記憶する状態信号と前記命令記憶手段が出力する
命令の一部とが一致していることを検出することを特徴
とする請求項１記載のプロセッサ。 - 【請求項３】 前記状態デコード手段は、前記状態記憶
手段が記憶する状態信号のビットの各々と前記命令記憶
手段が出力する命令の一部のビットの各々との排他的論
理和を計算することを特徴とする請求項１記載のプロセ
ッサ。 - 【請求項４】 前記状態デコード手段は、前記状態記憶
手段が記憶する状態信号のビットの各々と前記命令記憶
手段が出力する命令の一部のビットの各々との論理積を
計算することを特徴とする請求項１記載のプロセッサ。 - 【請求項５】 前記状態デコード手段は、前記状態記憶
手段が記憶する状態信号のビットの各々と前記命令記憶
手段が出力する命令の一部のビットの各々との論理和を
計算することを特徴とする請求項１記載のプロセッサ。 - 【請求項６】 演算およびデータ転送の手順を命令とし
て記憶し、前記命令を出力する命令記憶手段と、 演算を実行し、演算結果に応じて状態信号を出力する演
算手段と、 前記演算手段が出力する状態信号を記憶する状態記憶手
段と、 ビットパターンを記憶する状態マスク記憶手段と、 前記状態記憶手段が記憶する状態信号と前記状態マスク
記憶手段が記憶するビットパターンが入力され、これら
２つの入力信号に応じて状態判定結果を出力する状態デ
コード手段と、 前記状態判定結果と前記命令記憶手段が出力する命令と
が入力され、前記命令がデータ転送命令である場合には
前記状態判定結果に応じてその命令を有効または無効に
し、制御信号を出力する命令デコード手段とを具備する
ことを特徴とするプロセッサ。 - 【請求項７】 前記状態デコード手段は、前記状態記憶
手段が記憶する状態信号と前記状態マスク記憶手段が記
憶するビットパターンとが一致していることを検出する
ことを特徴とする請求項６記載のプロセッサ。 - 【請求項８】 前記状態デコード手段は、前記状態記憶
手段が記憶する状態信号のビットの各々と前記状態マス
ク記憶手段が記憶するビットパターンのビットの各々と
の排他的論理和を計算することを特徴とする請求項６記
載のプロセッサ。 - 【請求項９】 前記状態デコード手段は、前記状態記憶
手段が記憶する状態信号のビットの各々と前記状態マス
ク記憶手段が記憶するビットパターンのビットの各々と
の論理積を計算することを特徴とする請求項６記載のプ
ロセッサ。 - 【請求項１０】 前記状態デコード手段は、前記状態記
憶手段が記憶する状態信号のビットの各々と前記状態マ
スク記憶手段が記憶するビットパターンのビットの各々
との論理和を計算することを特徴とする請求項６記載の
プロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317803A JPH10161871A (ja) | 1996-11-28 | 1996-11-28 | プロセッサ |
| US08/947,750 US5991872A (en) | 1996-11-28 | 1997-10-09 | Processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317803A JPH10161871A (ja) | 1996-11-28 | 1996-11-28 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10161871A true JPH10161871A (ja) | 1998-06-19 |
Family
ID=18092223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317803A Pending JPH10161871A (ja) | 1996-11-28 | 1996-11-28 | プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5991872A (ja) |
| JP (1) | JPH10161871A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7529912B2 (en) * | 2002-02-12 | 2009-05-05 | Via Technologies, Inc. | Apparatus and method for instruction-level specification of floating point format |
| US7315921B2 (en) * | 2002-02-19 | 2008-01-01 | Ip-First, Llc | Apparatus and method for selective memory attribute control |
| US7328328B2 (en) * | 2002-02-19 | 2008-02-05 | Ip-First, Llc | Non-temporal memory reference control mechanism |
| US7395412B2 (en) * | 2002-03-08 | 2008-07-01 | Ip-First, Llc | Apparatus and method for extending data modes in a microprocessor |
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| US7380103B2 (en) | 2002-04-02 | 2008-05-27 | Ip-First, Llc | Apparatus and method for selective control of results write back |
| US7155598B2 (en) * | 2002-04-02 | 2006-12-26 | Ip-First, Llc | Apparatus and method for conditional instruction execution |
| US7185180B2 (en) * | 2002-04-02 | 2007-02-27 | Ip-First, Llc | Apparatus and method for selective control of condition code write back |
| US7302551B2 (en) * | 2002-04-02 | 2007-11-27 | Ip-First, Llc | Suppression of store checking |
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Family Cites Families (6)
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|---|---|---|---|---|
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| US5201057A (en) * | 1987-01-22 | 1993-04-06 | Uht Augustus K | System for extracting low level concurrency from serial instruction streams |
| US4926320A (en) * | 1987-04-07 | 1990-05-15 | Nec Corporation | Information processing system having microprogram-controlled type arithmetic processing unit |
| JPH02306341A (ja) * | 1989-02-03 | 1990-12-19 | Nec Corp | マイクロプロセッサ |
| CA2045735A1 (en) * | 1990-06-29 | 1991-12-30 | Richard Lee Sites | Computer performance by eliminating branches |
| US5537560A (en) * | 1994-03-01 | 1996-07-16 | Intel Corporation | Method and apparatus for conditionally generating a microinstruction that selects one of two values based upon control states of a microprocessor |
-
1996
- 1996-11-28 JP JP8317803A patent/JPH10161871A/ja active Pending
-
1997
- 1997-10-09 US US08/947,750 patent/US5991872A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5991872A (en) | 1999-11-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040518 |