JPH0318974A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はベクトル処理装置に関し、特に複数のベクトル
プロセッサにおいて障害が発生した場合のバッファの効
率的な構成方法に関する。

従来技術 従来、この種のベクトル処理装置においては、第２図に
示す様にプロセッサ１からのベクトルデータは信号線１
０１を介して対応するバッファ３に保持され、プロセッ
サ２からのベクトルデータは信号線２０１を介して対応
するバッファ４に保持されるよう構成されている。そし
て、バッファ３゜４からのベクトルデータは信号線ａｏ
ｔ　、　４０１を介してアライン部５でアラインされ、
信号線５０１を介して記憶部６へ書込まれるようになっ
ている。

ここで、１弓らかの障害により、プロセッサ２がシステ
ムから切離されてしまうと、それに伴って対応するバッ
ファ４も無条件にシステムから切離されることとなって
おり、よって、プロセッサ１は自プロセッサに対応する
バッファ３のみを使用して記憶部６への書込み処理を行
なうようになっている。

上述した従来のベクトル処理装置は、プロセッサに障害
が発生すると、それに対応していたバッファが正常に動
作可能であっても、同時にシステムから切離されてしま
う構成となっているので、プロセッサの切離しに伴って
バッファを無駄に縮退させてしまうという欠点がある。

発明の目的 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、複
数のプロセッサのうち障害のあったプロセッサに対応し
て設けられているバッファを、システムから切離すこと
なく他プロセツサからもアクセス可能として、バッファ
の有効利用を図るようにしたベクトル処理装置を提供す
ることにある。

発明の構成 本発明によれば、各々が一連の複数要素からなるデータ
を独立して処理する複数のプロセッサと、これ等プロセ
ッサと記憶部との間において、前記プロセッサに対応し
て設けられ前記一連の複数要素からなるデータを一時格
納する複数のデータ保持手段とを含むベクトル処理装置
であって、前記プロセッサのうち動作可能なプロセッサ
を示す構成表示手段と、この構成表示手段による表示情
報に従って前記プロセッサと前記データ保持手段との接
続状態を切換える接続制御手段とを設けたことを特徴と
するベクトル処理装置が得られる。

実施例 次に、本発明の実施例について図面を参Ｑ（（Ｌ、て説
明する。

第１図は本発明の一実施例を示すブロック図である。図
において、１．２は各々の独立した命令に対し動作する
ことができるプロセッサであり、９．１０はプロセッサ
１．２からのベクトルデータを切換えて選択する選択器
である。３．４は選択器９．１０で選択されたプロセッ
サ１．２からのベクトルデータを一時保持するためのバ
ッファであり、５はバッファ３またはバッファ４からの
ベクトルデータをアラインするためのアライン部、６は
記憶部、７はプロセッサ１．２で動作可能なプロセッサ
がどれかを示す構成表示レジスタ、８は選択器９．１０
及びバッファ３．４を制御する制御部である。

ここで、プロセッサ１及びプロセッサ２が共に動作可能
な状態での動作について説明する。この場合、構成表示
レジスタ７は、プロセッサ１及びプロセッサ２に対する
ビットが共に論理ａ１２の状態、すなわち動作可能であ
ることを示しており、信号線７０１を介して制御部８へ
これを送出する。

制御部８は信号線７０１により構成表示レジスタ７の情
報を受取ると、選択器９に対しては信号線８０１を介し
てプロセッサ１のベクトルデータを選択する様に制御し
、選択器１０に対しては信号線８０２を介してプロセッ
サ２のベクトルデータを選択する様に制御する。

プロセッサ１．２は各々の処理したベクトルデータを信
号線１０１．２０１を介して選択器９．１０へ夫々送出
する。選択器９は、プロセッサ１，２からのベクトルデ
ータに対して信号線８０１からの制御部８の制御により
、プロセッサ１からのベクトルデータを選択する。選択
器１０は、プロセッサ１．２からのベクトルデータに対
し、信号線８０２からの制御部８の制御により、プロセ
ッサ２からのベクトルデータを選択する。選択器９．１
０は各々信号線９０１．１００１を介してバッファ３，
４ヘベクトルデータを夫々供給する。

制御部８による信号線８０３．８０４を介して行われる
バッファ３，４への制御は第３図に示す様な論理で行わ
れる。すなわち、構成表示レジスタ７からの“１１”の
値がアンドゲート８１５に供給され、アンドゲート８１
５で論理″１”の出力がアントゲ−）　８１６．８１７
に供給される。アンドゲート８１６はアンドゲート８１
５からの論理“１”と、信号線８０５からのプロセッサ
１に対する命令制御部（図示せず）の書込み指示とによ
り、論理“１゛を出力し、オアゲート８１８へ供給する
。

同様に、アンドゲート８１７はアンドゲート８１５から
の論理“１“の値と、信号線８０６からのプロセッサ２
に対する命令制御部（図示せず）の書込み指示とにより
論理“１”を出力し、オアゲート８１９へ供給する。オ
アゲート８１８，８１９はアンドゲート８１Ｂ、８１７
からの論理値を受け、信号線８０３．８０４へ送出する
ことによりバッファ３，４を制御する。したがって、プ
ロセッサ１からバッファ３への書込みは、プロセッサ２
からバッファ４への書込みとは独立して行なうことがで
きる。

バッファ３及びバッファ４は各々信号＆９８０３又は８
０４による制御部８からの制御にしたがい、バッファ３
は信号線９０１を介して選択器９から１！（給されるベ
クトルデータを書込み、バッファ４は信号線１００■を
介して選択器１０から供給されるベクトルデータを書込
む。

バッファ３又はバッファ４から読出されたベクトルデー
タは、信号線３０１または信号線４０１を介してアライ
ン部５へ供給される。アライン部５は信号線３０１を介
しバッファ３から供給されたベクトルデータ、又は信号
線４０１を介しバッファ４から供給されたベクトルデー
タを周知の技術によりアラインし信号線５０１を介して
記憶部６へ供給する。

次に、プロセッサ２が障害により切離された場合の動作
について説明する。この場合、構成表示レジスタ７に値
“１０”がセットされており、信号線７０１　　（第１
図参照）を介して制御部８へ供給する。制御部８は信号
線７０１を介して供給された構成表示レジスタ７の値“
１０”により、信号線８０１．８０２により選択器９．
１０がプロセッサ１からのベクトルデータを共に選択す
る様に制御する。

プロセッサ１は信号線１０１を介しベクトルデータを選
択器９，１０へ供給する。選択器９．１０は信号線［１
，１１１０２を介して供給される制御部８の制御にした
がい、信号線１０１を介して供給されたプロセッサ１か
らのベクトルデータを選択し、信号線９０１．１００１
を介し共に同一ベクトルデータをバッファ３．４へ供給
する。

このとき、制御部８は、第３図に示す信号線８０５によ
りプロセッサ１に対する命令制御部（図示せず）からの
バッファ３．４への書込み指示を受けると、オアゲー１
−８１１を介してアンドゲート８１３．８１４に論理“
１”を送出すると共に、レジスタ８２０対してはセット
信号として供給する。

レジスタ８２０は初期値として論理“Ｏｏがセットされ
るが、インバータ８２１によりレジスタ８２０の論理値
の反転した値を生成することにより、オアゲート８１１
からのバッファ３．４への書込み指示の都度、反転した
値がセントされる様になっている。

ここでは、レジスタ８２０からの論理“０”によりアン
ドゲート８１４には論理“０”が、またアンドゲート８
１３にはレジスタ８２０の値がインバータ８２１て反転
され論理“１”として夫々供給される。

さらに、構成表示レジスタ７の値“１０”により、オア
ゲート８１２て論理“１”が生成され、アントゲ−１−
８１３，８１４に供給されることにより、アントゲ−１
−８１３からは論理“１”が、またアンドゲート８１４
からは論理“０”が夫々送出され、各々オアゲート８１
８．８１９へ供給される。

オアゲート８１８はアンドゲート８１３からの論理“１
”により信号線８０３を介しバッファ３への書込みを指
示するか、オアゲート８１９はアンドゲート８１４から
の論理“０”により信号線８０４を介しバッファ４への
書込みを抑止する様に制御が行われる。

バッファ３は信号線９０１を介して供給された選択器９
からのベクトルデータを信号線８０３を介して供給され
た制御部８からの書込み指示にしたがい書込みを行なう
。バッファ４は信号線ＩＯ旧を介して供給された選択器
１０からのベクトルデータを、信号線８０４を介して供
給された制御部８からの書込み抑止の指示にしたがい書
込みを抑止する。

バッファ３への書込みが終了して次に書込み指示がある
と、レジスタ８２０の値が反転して、その結果オアゲー
［＋９から信号線８０４を介してバッファ４への書込み
が指示される。オアゲート８１ｇからは信号線８０３を
介してバッファ３への書込み抑止が指示される。

バッファ３又はバッファ４から読み出されたベクトルデ
ータは、信号線３０１又゛は信号線４０１を介しアライ
ン部５へ供給される。アライン部５は信号線３０１，４
０１を介して供給されたバッファ３，４のベクトルデー
タを周知の技術によりアラインし、信号線５０１を介し
て記憶部６へ供給する。

ここではプロセッサ２が障害により切離された場合につ
いて説明したが、プロセッサ１が障害により切離された
場合についても、制御部８が選択器９．１０に対して信
号線２０１からのプロセッサ２のベクトルデータを選択
することにより、以後同様の制御を行なうことで可能で
ある。

発明の詳細 な説明したように本発明によれば、プロセッサに障害が
生じた場合に、その障害の発生したプロセッサのみをシ
ステムから切離し、そのプロセッサに対応していたバッ
ファはそのままシステム上でアクセスできる様に構成す
ることにより、バッファの無駄な切離しをなくすことが
でき、さらにバッファ容量が大きくなるためにバッファ
のビジー状態になる回数を減少させることができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は従来技術を示すシステムブロック図、第３図は第１図
の制御部８の一部具体例を示す回路図である。 主要部分の符号の説明 １．２・・・・・・プロセッサ ３．４・・・・・・バッファ ７・・・・・構成表示レジスタ ８・・・・・・制御部 ９．１０・・・・・・選択器

Claims (1)

【特許請求の範囲】
1. （１）各々が一連の複数要素からなるデータを独立して
   処理する複数のプロセッサと、これ等プロセッサと記憶
   部との間において、前記プロセッサに対応して設けられ
   前記一連の複数要素からなるデータを一時格納する複数
   のデータ保持手段とを含むベクトル処理装置であって、
   前記プロセッサのうち動作可能なプロセッサを示す構成
   表示手段と、この構成表示手段による表示情報に従って
   前記プロセッサと前記データ保持手段との接続状態を切
   換える接続制御手段とを設けたことを特徴とするベクト
   ル処理装置。