JPH07175744A

JPH07175744A - チャネル制御方式

Info

Publication number: JPH07175744A
Application number: JP31883293A
Authority: JP
Inventors: Kunio Nakase; 邦夫中瀬; Keiji Honda; 恵治本多; Naoki Kamibayashi; 直毅上林
Original assignee: NEC Corp; NEC Engineering Ltd
Current assignee: NEC Corp; NEC Engineering Ltd
Priority date: 1993-12-20
Filing date: 1993-12-20
Publication date: 1995-07-14
Anticipated expiration: 2017-06-04
Also published as: JP3288158B2

Abstract

(57)【要約】【構成】制御データメモリ３３１ａ，３３１ｂは主記憶
装置２０から読み出された制御データを記憶する。メモ
リアクセス制御回路３１５は主記憶装置２０からの制御
データの読み出しを制御する。起動信号を受信して制御
回路３２１ａ，３２１ｂは制御データメモリの制御デー
タを用いて主記憶装置内のチャネルプログラムに従いチ
ャネル装置４１ａ〜４１ｃの中から選択された１つのチ
ャネル装置を制御する。割り込み制御回路３５０は、チ
ャネル装置からの動作要求信号を受信して処理すべきチ
ャネル装置を選択し、次に監視回路３００ａ，３００ｂ
からの出力情報に従って、動作していない制御回路を選
択し起動信号を送出する。チャネル指示回路３４０は制
御回路と選択されたチャネル装置とを接続し、制御回路
から接続されたチャネル装置への動作指示内容を中継す
る。【効果】チャネル装置からの動作要求に対する処理の待
ち時間を少なくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はチャネル制御方式に関
し、特にデータ処理システムにおいて処理装置から入出
力装置を制御するために、複数のチャネルを時分割で接
続制御するチャネル制御方式に関する。

【０００２】

【従来の技術】従来のデータ処理システムでは、処理装
置から入出力装置（磁気テープ装置，磁気ディスク装
置，タイプライタ等）を制御するために、図５に示す如
く複数のチャネル装置及びこれ等のチャネル装置を制御
するチャネル制御装置を使用することが一般的に行われ
ている。

【０００３】図５に示すチャネル装置４１ａ〜４１ｃ及
びチャネル制御装置３５は、処理装置１０の管理下で、
主記憶装置２０に格納されたチャネルプログラム等の動
作指示情報とチャネル装置４１ａ〜４１ｃに対応した制
御データとに従い、入出力装置５１ａ〜５１ｃと主記憶
装置２０との間で行われるデータ転送動作のためのチャ
ネル制御を行うことができるように構成されている。

【０００４】この場合、図５に示す如くチャネル制御装
置３５に制御回路３２５を設け、この制御回路３２５に
より時分割で複数のチャネル装置４１ａ〜４１ｃを制御
するようになっている。

【０００５】以下に、図５を用いて、従来技術における
チャネル制御装置３５の動作を説明する。

【０００６】図５おいて、チャネル制御装置３５は、処
理装置１０からの指示信号の受信と処理装置１０への応
答信号の送出と主記憶装置２０からの情報の読み出し及
び書き込みとを制御するメモリアクセス制御回路３１
６、チャネル装置４１ａ〜４１ｃに動作指示信号を送出
しチャネル装置４１ａ〜４１ｃを制御する制御回路３２
５、チャネル装置４１ａ〜４１ｃからの動作要求信号を
受信して優先順位に従って次に処理すべきチャネル装置
を選択し、これを制御回路３２５に通知する割り込み制
御回路３５５、チャネル装置４１ａ〜４１ｃ及び入出力
装置５１ａ〜５１ｃの制御状態を示すデータである制御
データを記憶する制御データメモリ３３３から構成され
ている。

【０００７】このような構成により、チャネル制御装置
３５は処理装置１０からの動作指示信号あるいはチャネ
ル装置４１ａ〜４１ｃからの動作要求信号を受信したと
きは、制御すべきチャネル装置に対応した制御データを
主記憶装置２０より制御データメモリ３３３に読み込
み、それ以降はこの制御データを用いて主記憶装置２０
に格納されたチャネルプログラムに従い対応するチャネ
ル装置を制御する。

【０００８】

【発明が解決しようとする課題】上述した従来のチャネ
ル制御方式は、複数のチャネル装置を一つの制御回路に
より制御する方式なので、制御回路の動作状況によって
は、チャネル装置からの動作要求に対する処理の開始ま
でに待ち時間が生じることがあるが、この処理の待ち時
間が生じるのは、チャネル制御装置が管理すべきチャネ
ル装置が多い場合あるいはチャネル装置の使用頻度が高
い場合に顕著になる。このように処理の待ち時間が生じ
る場合は、チャネル制御装置からのチャネル装置への動
作指示が遅れ、ひいてはチャネル装置とチャネル装置に
接続された入出力装置との間の動作に動作指示が追従で
きなくなり、コマンドオーバーランや、データオーバー
ラン等の弊害が生じるという欠点を有している。

【０００９】また、上記の問題に対応するためには、チ
ャネル制御装置の性能を必要以上に向上させて処理の遅
れを軽減しなければならず、これがチャネル制御装置の
コストを高価にする原因の一つになるという欠点を有し
ている。

【００１０】本発明の目的は、待ち時間が少なく処理速
度の速いチャネル制御方式を提供することにある。

【００１１】

【課題を解決するための手段】第１の発明のチャネル制
御方式は、処理装置と前記処理装置に制御される複数の
入出力装置との間にそれぞれ接続された複数のチャネル
装置と、前記処理装置と前記複数のチャネル装置との間
にあって前記複数のチャネル装置を時分割に制御するチ
ャネル制御装置と、前記処理装置と前記チャネル制御装
置とに接続され、前記チャネル制御装置の動作を記述し
たチャネルプログラムと前記チャネル装置及び入出力装
置の制御状態を示す制御データとを格納する主記憶装置
とを備えたチャネル制御方式において、前記チャネル制
御装置が、（Ａ）前記主記憶装置から読み出された制御
データを記憶する第１の制御データメモリ、（Ｂ）前記
主記憶装置から読み出された制御データを記憶する第２
の制御データメモリ、（Ｃ）前記主記憶装置からの前記
制御データの読み出しを制御するメモリアクセス制御回
路、（Ｄ）第１の起動信号を受信し前記メモリアクセス
制御回路を介して前記主記憶装置から前記制御データを
読み出し前記第１の制御データメモリに記憶させ、前記
第１の制御データメモリに記憶された制御データを用い
て前記主記憶装置内に格納されたチャネルプログラムに
従い前記チャネル装置の中から選択された第１のチャネ
ル装置を制御する第１の制御回路、（Ｅ）第２の起動信
号を受信し前記メモリアクセス制御回路を介して前記主
記憶装置から前記制御データを読み出し前記第２の制御
データメモリに記憶させ、前記第２の制御データメモリ
に記憶された制御データを用いて前記主記憶装置内に格
納されたチャネルプログラムに従い前記チャネル装置の
中から選択された第２のチャネル装置を制御する第２の
制御回路、（Ｆ）前記第１の制御回路が動作中か否かを
監視し、前記第１の制御回路の動作状態を示す情報を出
力する第１の監視回路、（Ｇ）前記第２の制御回路が動
作中か否かを監視し、前記第２の制御回路の動作状態を
示す情報を出力する第２の監視回路、（Ｈ）前記チャネ
ル装置からの動作要求信号を受信し、あらかじめ定めら
れた優先順位に従って次に処理すべき前記チャネル装置
を複数のチャネル装置の中から選択し、選択したチャネ
ル装置を起動制御するように、前記第１の監視回路及び
前記第２の監視回路から出力された前記第１の制御回路
及び第２の制御回路の動作状態を示す情報に従って、前
記第１の制御回路及び第２の制御回路の中の動作してい
ない制御回路を選択し、選択された該制御回路に前記第
１の起動信号または前記第２の起動信号を送出する割り
込み制御回路、（Ｉ）前記第１の制御回路と前記第１の
チャネル装置とを接続し、また前記第２の制御回路と前
記第２のチャネル装置とを接続し、前記第１の制御回路
から前記第１のチャネル装置への動作指示内容を、また
前記第２の制御回路から前記第２のチャネル装置への動
作指示内容を中継するチャネル指示回路、を備えて構成
されている。

【００１２】また、第２の発明のチャネル制御方式は、
処理装置と前記処理装置に制御される複数の入出力装置
との間にそれぞれ接続された複数のチャネル装置と、前
記処理装置と前記複数のチャネル装置との間にあって前
記複数のチャネル装置を時分割に制御するチャネル制御
装置と、前記処理装置と前記チャネル制御装置とに接続
され、前記チャネル制御装置の動作を記述したチャネル
プログラムと前記チャネル装置及び入出力装置の制御状
態を示す制御データとを格納する主記憶装置とを備えた
チャネル制御方式において、前記チャネル制御装置が、
（Ａ）前記主記憶装置から読み出された制御データを記
憶する制御データメモリ、（Ｂ）前記主記憶装置からの
前記制御データの読み出しを制御するメモリアクセス制
御回路、（Ｃ）第１の起動信号を受信し前記メモリアク
セス制御回路を介して前記主記憶装置から前記制御デー
タを読み出し前記制御データメモリに記憶させ、前記制
御データメモリに記憶された制御データを用いて前記主
記憶装置内に格納されたチャネルプログラムに従い前記
チャネル装置の中から選択された第１のチャネル装置を
制御する第１の制御回路、（Ｄ）第２の起動信号を受信
し前記メモリアクセス制御回路を介して前記主記憶装置
から前記制御データを読み出し前記制御データメモリに
記憶させ、前記制御データメモリに記憶された制御デー
タを用いて前記主記憶装置内に格納されたチャネルプロ
グラムに従い前記チャネル装置の中から選択された第２
のチャネル装置を制御する第２の制御回路、（Ｅ）前記
第１の制御回路が動作中か否かを監視し、前記第１の制
御回路の動作状態を示す情報を出力する第１の監視回
路、（Ｆ）前記第２の制御回路が動作中か否かを監視
し、前記第２の制御回路の動作状態を示す情報を出力す
る第２の監視回路、（Ｇ）前記チャネル装置からの動作
要求信号を受信し、あらかじめ定められた優先順位に従
って次に処理すべき前記チャネル装置を複数のチャネル
装置の中から選択し、選択したチャネル装置を起動制御
するように、前記第１の監視回路及び前記第２の監視回
路から出力された前記第１の制御回路及び第２の制御回
路の動作状態を示す情報に従って、前記第１の制御回路
及び第２の制御回路の中の動作していない制御回路を選
択し、選択された該制御回路に前記第１の起動信号また
は前記第２の起動信号を送出する割り込み制御回路、
（Ｈ）前記第１の制御回路と前記第１のチャネル装置と
を接続し、また前記第２の制御回路と前記第２のチャネ
ル装置とを接続し、前記第１の制御回路から前記第１の
チャネル装置への動作指示内容を、また前記第２の制御
回路から前記第２のチャネル装置への動作指示内容を中
継するチャネル指示回路、を備えて構成されている。

【００１３】また、第３の発明のチャネル制御方式は、
第２の発明のチャネル制御方式において、前記チャネル
制御装置が、（Ｉ）前記第１の制御回路が正常に動作し
ているか否かをモニタし、前記第１の制御回路の障害が
検出された場合に、前記第２の制御回路に対し前記第１
の制御回路の障害を通知する第１の障害検出回路、
（Ｊ）前記第２の制御回路が正常に動作しているか否か
をモニタし、前記第２の制御回路の障害が検出された場
合に、前記第１の制御回路に対し前記第２の制御回路の
障害を通知する第２の障害検出回路、を備えて構成され
ている。

【００１４】また、第４の発明のチャネル制御方式は、
第２の発明のチャネル制御方式において、前記チャネル
制御装置が、（Ｉ）前記第１のチャネル装置に対応する
チャネル番号を格納する第１のチャネル番号レジスタ、
（Ｊ）前記第２のチャネル装置に対応するチャネル番号
を格納する第２のチャネル番号レジスタ、（Ｋ）前記第
１のチャネル番号レジスタに格納された前記第１のチャ
ネル装置に対応するチャネル番号と前記第２のチャネル
番号レジスタに格納された前記第２のチャネル装置に対
応するチャネル番号とを比較し、比較結果を前記第１の
制御回路及び前記第２の制御回路に通知する比較回路、
を備えて構成されている。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１６】図１は、第１の発明のチャネル制御方式の
一実施例を示すブロック図である。

【００１７】図１に示す実施例のチャネル制御方式は、
処理装置１０、処理装置１０に制御される複数の入出力
装置５１ａ〜５１ｃとの間にそれぞれ接続された複数の
チャネル装置４１ａ〜４１ｃ、処理装置１０とチャネル
装置４１ａ〜４１ｃとの間にあってチャネル装置を時分
割に制御するチャネル制御装置３１、処理装置１０とチ
ャネル制御装置３１とに接続されてチャネル制御装置３
１の動作を記述したチャネルプログラムとチャネル装置
４１ａ〜４１ｃ及び入出力装置５１ａ〜５１ｃの制御状
態を示す制御データとを格納する主記憶装置２０から構
成されている。

【００１８】また、チャネル制御装置３１は、主記憶装
置２０から読み出された制御データを記憶する制御デー
タメモリ３３１ａ，３３１ｂ、主記憶装置２０からの制
御データの読み出しを制御するメモリアクセス制御回路
３１５、メモリアクセス制御回路３１５を介して主記憶
装置２０から制御データを読み出し制御データメモリ３
３１ａ，３３１ｂに記憶させ、制御データメモリ３３１
ａ，３３１ｂに記憶された制御データを用いて主記憶装
置２０内に格納されたチャネルプログラムに従いチャネ
ル装置４１ａ〜４１ｃの中から選択された１つのチャネ
ル装置を制御する制御回路３２１ａ，３２１ｂ、制御回
路３２１ａ，３２１ｂが動作中か否かを監視し、制御回
路３２１ａ，３２１ｂの動作状態を示す情報を出力する
監視回路３００ａ，３００ｂ、チャネル装置４１ａ〜４
１ｃからの動作要求信号を受信し、あらかじめ定められ
た優先順位に従って次に処理すべきチャネル装置をチャ
ネル装置４１ａ〜４１ｃの中から選択し、選択したチャ
ネル装置を起動制御するように、監視回路３００ａ，３
００ｂから出力された制御回路３２１ａ，３２１ｂの動
作状態を示す情報に従って、制御回路３２１ａ，３２１
ｂの中の動作していない制御回路を選択し、選択された
制御回路に起動信号を送出する割り込み制御回路３５
０、制御回路３２１ａ，３２１ｂとチャネル装置４１ａ
〜４１ｃ中から選択されたチャネル装置とを接続し、制
御回路３２１ａ，３２１ｂからそれぞれに接続されたチ
ャネル装置への動作指示内容を中継するチャネル指示回
路３４０から構成されている。

【００１９】図１の処理装置１０，主記憶装置２０，チ
ャネル装置４１ａ〜４１ｃ，及び入出力装置５１ａ〜５
１ｃは、図５に示すものと同じである。

【００２０】次に、動作を説明する。

【００２１】図１において、チャネル制御装置３１のメ
モリアクセス制御回路３１５は、２個の制御回路３２１
ａ，３２１ｂに接続されているが、図５におけるメモリ
アクセス制御回路３１６と同様な機能を持っているので
動作説明は省略する。

【００２２】次に、監視回路３００ａ，３００ｂは各々
接続された上記制御回路３２１ａ，３２１ｂの動作状況
をモニタする回路で、対応する制御回路が動作中か否か
を割り込み制御回路３５０に表示する。割り込み制御回
路３５０は、チャネル装置４１ａ〜４１ｃからの動作要
求信号を受信し、動作要求してきたチャネル装置の優先
順位を判定し、最も優先順位の高いチャネル装置からの
割り込みを選択した後、監視回路３００ａ，３００ｂに
より表示される制御回路３２１ａ，３２１ｂの動作状況
を参照し、制御回路３２１ａ，３２１ｂのうち動作して
いない制御回路を選択してその制御回路に対し起動信号
を送出する。割り込み制御回路３５０から送出された起
動信号により起動された制御回路が、例えば制御回路３
２１ａであるとすると、制御回路３２１ａは割り込み制
御回路３５０に選択されたチャネル装置に対応した制御
データ、すなわちチャネル装置４１ａ〜４１ｃ及び入出
力装置５１ａ〜５１ｃの制御状態を示すデータを主記憶
装置２０から読み出して対応する制御データメモリ３３
１ａに記憶させ、制御データメモリ３３１ａに記憶され
た制御データを用い、主記憶装置２０に格納されたチャ
ネルプログラムに従い対応するチャネル装置を制御す
る。もし、割り込み制御回路３５０から送出された起動
信号により起動された制御回路が制御回路３２１ｂであ
るとすると、制御回路３２１ｂは、チャネル装置４１ａ
〜４１ｃ及び入出力装置５１ａ〜５１ｃの制御状態を示
すデータを主記憶装置２０から読み出して対応する制御
データメモリ３３１ｂに記憶させ、制御回路３２１ａの
場合と同様に制御データメモリに記憶された制御データ
を用い、主記憶装置２０に格納されたチャネルプログラ
ムに従い対応するチャネル装置を制御する。また、チャ
ネル指示回路３４０は、クロスバースイッチであり、チ
ャネル装置４１ａ〜４１ｃの中から選択され制御回路３
２１ａ，３２１ｂにより制御されたチャネル装置とそれ
ぞれのチャネル装置を制御した制御回路とを接続する。
そしてチャネル指示回路３４０は、制御回路３２１ａ，
３２１ｂからそれぞれに接続されたチャネル装置への動
作指示信号を中継する機能を有する。これにより、制御
回路３２１ａ，３２１ｂのうち一方の制御回路が動作中
でも、他方の空いている制御回路により起動要求の処理
動作を実施することができる。

【００２３】制御回路３２１ａ，３２１ｂが双方共動作
中の場合は、チャネル装置からの動作要求についての接
続処理は行われず、待ち時間が発生するが、一般に制御
回路３２１ａ，３２１ｂ双方が同時に動作中となる確率
は小さく、また、その継続時間も短いため、待ち時間は
従来技術の場合に比べ大幅に改善される。

【００２４】このように、本発明のチャネル制御方式
は、複数のチャネル装置に対応して、チャネル制御装置
内に複数の制御回路を設け、チャネル装置からの動作要
求をこれら複数の制御回路で分担して実行することによ
り、各々の制御回路の負荷を分散し待ち時間が少なく処
理速度の速いチャネル制御方式を実現することができ
る。

【００２５】図２は第２の発明のチャネル制御方式の一
実施例を示すブロック図である。

【００２６】図２に示す実施例のチャネル制御方式は、
処理装置１０、処理装置１０に制御される複数の入出力
装置５１ａ〜５１ｃとの間にそれぞれ接続された複数の
チャネル装置４１ａ〜４１ｃ、処理装置１０とチャネル
装置４１ａ〜４１ｃとの間にあってチャネル装置を時分
割に制御するチャネル制御装置３２、処理装置１０とチ
ャネル制御装置３２とに接続されてチャネル制御装置３
１の動作を記述したチャネルプログラムとチャネル装置
４１ａ〜４１ｃ及び入出力装置５１ａ〜５１ｃの制御状
態を示す制御データとを格納する主記憶装置２０から構
成されている。

【００２７】また、チャネル制御装置３２は、主記憶装
置２０から読み出された制御データを記憶する制御デー
タメモリ３３２、主記憶装置２０からの制御データの読
み出しを制御するメモリアクセス制御回路３１５、メモ
リアクセス制御回路３１５を介して主記憶装置２０から
制御データを読み出し制御データメモリ３３２に記憶さ
せ、制御データメモリ３３２に記憶された制御データを
用いて主記憶装置２０内に格納されたチャネルプログラ
ムに従いチャネル装置４１ａ〜４１ｃの中から選択され
た１つのチャネル装置を制御する制御回路３２２ａ，３
２２ｂ、制御回路３２２ａ，３２２ｂが動作中か否かを
監視し、制御回路３２２ａ，３２２ｂの動作状態を示す
情報を出力する監視回路３００ａ，３００ｂ、チャネル
装置４１ａ〜４１ｃからの動作要求信号を受信し、あら
かじめ定められた優先順位に従って次に処理すべきチャ
ネル装置をチャネル装置４１ａ〜４１ｃの中から選択
し、選択したチャネル装置を起動制御するように、監視
回路３００ａ，３００ｂから出力された制御回路３２２
ａ，３２２ｂの動作状態を示す情報に従って、制御回路
３２２ａ，３２２ｂの中の動作していない制御回路を選
択し、選択された制御回路に起動信号を送出する割り込
み制御回路３５０、制御回路３２２ａ，３２２ｂとチャ
ネル装置４１ａ〜４１ｃ中から選択されたチャネル装置
とを接続し、制御回路３２２ａ，３２２ｂからそれぞれ
に接続されたチャネル装置への動作指示内容を中継する
チャネル指示回路３４０から構成されている。

【００２８】図２のチャネル制御装置３２は、図１のチ
ャネル制御装置３１における制御データメモリ３３１
ａ，３３１ｂに代って制御データメモリ３３２が設けら
れている点が異なる。制御データメモリ３３２の機能は
制御データメモリ３３１ａ，３３１ｂの機能と基本的に
は同じであり、制御回路３２２ａ，制御回路３２２ｂの
双方の制御回路からアクセスされる点が異る。そして、
制御回路３２２ａ，３２２ｂの基本的機能は図１のチャ
ネル制御装置３１の制御回路３２１ａ，３２１ｂの機能
と同じである。従って、図１の実施例と異なる制御デー
タメモリ３３２の動作を中心に動作説明を行う。また、
図１のチャネル制御装置３１の構成と共通する部分の動
作説明は省略する。

【００２９】上記で説明した図１における制御回路３２
１ａ，３２１ｂに対応して設けられた制御データメモリ
３３１ａ，３３１ｂは、チャネル装置４１ａ〜４１ｃを
制御する際に、主記憶装置２０よりチャネル装置に対応
した制御データを読み出し、これを格納してその後の制
御のために使用するが、チャネル装置４１ａ〜４１ｃか
らの動作要求を処理する制御回路は動作要求の都度選択
されるため、制御データメモリ３３１ａ，３３１ｂに格
納された制御データは、制御回路の選択の都度主記憶装
置２０から読み出す必要がある。

【００３０】それに対し、図２の制御データメモリ３３
２は、制御回路３２２ａ，３２２ｂの双方からアクセス
可能なメモリであり、このような構成をとることによ
り、主記憶装置２０から読み込まれた制御データは、制
御回路の変更が生じてもそのまま継続して使用可能とな
り、制御回路の変更が生じてもその都度主記憶装置２０
から制御データを読み出す必要がない。

【００３１】第２の発明では、複数の制御回路で共有で
きる記憶手段を設けることにより、第１の発明より制御
メモリを減らしチャネル制御装置を安価に構成すること
ができる。

【００３２】図３は第３の発明のチャネル制御方式の一
実施例を示すブロック図である。

【００３３】図３に示す実施例のチャネル制御方式は、
処理装置１０、処理装置１０に制御される複数の入出力
装置５１ａ〜５１ｃとの間にそれぞれ接続された複数の
チャネル装置４１ａ〜４１ｃ、処理装置１０とチャネル
装置４１ａ〜４１ｃとの間にあってチャネル装置を時分
割に制御するチャネル制御装置３３、処理装置１０とチ
ャネル制御装置３３とに接続されてチャネル制御装置３
３の動作を記述したチャネルプログラムとチャネル装置
４１ａ〜４１ｃ及び入出力装置５１ａ〜５１ｃの制御状
態を示す制御データとを格納する主記憶装置２０から構
成されている。

【００３４】また、チャネル制御装置３３は、主記憶装
置２０から読み出された制御データを記憶する制御デー
タメモリ３３２、主記憶装置２０からの制御データの読
み出しを制御するメモリアクセス制御回路３１５、メモ
リアクセス制御回路３１５を介して主記憶装置２０から
制御データを読み出し制御データメモリ３３２に記憶さ
せ、制御データメモリ３３２に記憶された制御データを
用いて主記憶装置２０内に格納されたチャネルプログラ
ムに従いチャネル装置４１ａ〜４１ｃの中から選択され
た１つのチャネル装置を制御する制御回路３２３ａ，３
２３ｂ、制御回路３２３ａ，３２３ｂが動作中か否かを
監視し、制御回路３２３ａ，３２３ｂの動作状態を示す
情報を出力する監視回路３００ａ，３００ｂ、チャネル
装置４１ａ〜４１ｃからの動作要求信号を受信し、あら
かじめ定められた優先順位に従って次に処理すべきチャ
ネル装置をチャネル装置４１ａ〜４１ｃの中から選択
し、選択したチャネル装置を起動制御するように、監視
回路３００ａ，３００ｂから出力された制御回路３２３
ａ，３２３ｂの動作状態を示す情報に従って、制御回路
３２３ａ，３２３ｂの中の動作していない制御回路を選
択し、選択された制御回路に起動信号を送出する割り込
み制御回路３５０、制御回路３２３ａ，３２３ｂとチャ
ネル装置４１ａ〜４１ｃ中から選択されたチャネル装置
とを接続し、制御回路３２３ａ，３２３ｂからそれぞれ
に接続されたチャネル装置への動作指示内容を中継する
チャネル指示回路３４０、制御回路３２３ａ，３２３ｂ
が正常に動作しているか否かをモニタし、制御回路３２
３ａ，３２３ｂのうちの一方の制御回路に障害が検出さ
れた場合に、他の制御回路に対し検出された障害を通知
する障害検出回路３６０ａ，３６０ｂから構成されてい
る。

【００３５】図３におけるチャネル制御装置３３は、図
２のチャネル制御方式のブロック図に、障害検出回路３
６０ａ，３６０ｂが付加されている点が異なる。そし
て、制御回路３２３ａ，３２３ｂの基本的機能は図２の
チャネル制御装置３２の制御回路３２２ａ，３２２ｂの
機能と同じであるが、障害検出回路３６０ａ，３６０ｂ
との信号の授受に基づく動作が異る。従って、図２の実
施例と異なる障害検出回路３６０ａ，３６０ｂの動作を
中心に動作説明を行う。また、図２のチャネル制御装置
３１の構成と共通する部分の動作説明は省略する。

【００３６】図３において、障害検出回路３６０ａ，３
６０ｂは、各々対応する制御回路３２３ａ，３２３ｂが
正常に動作しているか否かをモニタする回路で、制御回
路３２３ａ，３２３ｂのいずれかで障害が検出された場
合、障害が検出された制御回路に対応する障害検出回路
は、障害の発生していない方の制御回路に対し他の制御
回路で検出された障害の発生を通知する。他の制御回路
の障害を通知された制御回路は、この通知により障害を
発生した制御回路の動作を停止させ、実行中の転送動作
が失敗したことを処理装置１０に通知する。これによ
り、処理装置１０に負担をかけることなく制御回路の障
害の発生の際の処理が可能となる。

【００３７】第３の発明では、障害検出回路を設け、一
つの制御回路に障害が発生したとき、障害発生を残りの
制御回路により処理装置に通知することにより、第２の
発明より処理装置にかかる負担が少ないチャネル制御方
式を実現することができる。

【００３８】図４は第４の発明のチャネル制御方式の一
実施例を示すブロック図である。

【００３９】図４に示す実施例のチャネル制御方式は、
処理装置１０、処理装置１０に制御される複数の入出力
装置５１ａ〜５１ｃとの間にそれぞれ接続された複数の
チャネル装置４１ａ〜４１ｃ、処理装置１０とチャネル
装置４１ａ〜４１ｃとの間にあってチャネル装置を時分
割に制御するチャネル制御装置３４、処理装置１０とチ
ャネル制御装置３３とに接続されてチャネル制御装置３
４の動作を記述したチャネルプログラムとチャネル装置
４１ａ〜４１ｃ及び入出力装置５１ａ〜５１ｃの制御状
態を示す制御データとを格納する主記憶装置２０から構
成されている。

【００４０】また、チャネル制御装置３４は、主記憶装
置２０から読み出された制御データを記憶する制御デー
タメモリ３３２、主記憶装置２０からの制御データの読
み出しを制御するメモリアクセス制御回路３１５、メモ
リアクセス制御回路３１５を介して主記憶装置２０から
制御データを読み出し制御データメモリ３３２に記憶さ
せ、制御データメモリ３３２に記憶された制御データを
用いて主記憶装置２０内に格納されたチャネルプログラ
ムに従いチャネル装置４１ａ〜４１ｃの中から選択され
た１つのチャネル装置を制御する制御回路３２４ａ，３
２４ｂ、制御回路３２４ａ，３２４ｂが動作中か否かを
監視し、制御回路３２４ａ，３２４ｂの動作状態を示す
情報を出力する監視回路３００ａ，３００ｂ、チャネル
装置４１ａ〜４１ｃからの動作要求信号を受信し、あら
かじめ定められた優先順位に従って次に処理すべきチャ
ネル装置をチャネル装置４１ａ〜４１ｃの中から選択
し、選択したチャネル装置を起動制御するように、監視
回路３００ａ，３００ｂから出力された制御回路３２４
ａ，３２４ｂの動作状態を示す情報に従って、制御回路
３２４ａ，３２４ｂの中の動作していない制御回路を選
択し、選択された制御回路に起動信号を送出する割り込
み制御回路３５０、制御回路３２４ａ，３２４ｂとチャ
ネル装置４１ａ〜４１ｃ中から選択されたチャネル装置
とを接続し、制御回路３２４ａ，３２４ｂからそれぞれ
に接続されたチャネル装置への動作指示内容を中継する
チャネル指示回路３４０、制御回路３２４ａ，３２４ｂ
に制御されるチャネル装置に対応するチャネル番号を格
納するチャネル番号レジスタ３７０ａ，３７０ｂ、チャ
ネル番号レジスタ３７０ａ，３７０ｂの双方に格納され
たチャネル番号を比較し、比較結果を制御回路３２４
ａ，３２４ｂに通知する比較回路３８０から構成されて
いる。

【００４１】図４におけるチャネル制御装置３４は、図
２のチャネル制御方式のブロック図に、チャネル番号レ
ジスタ３７０ａ，３７０ｂ及び比較回路３８０が付加さ
れている点が異なる。そして、制御回路３２４ａ，３２
４ｂの基本的機能は図２のチャネル制御装置３２の制御
回路３２２ａ，３２２ｂの機能と同じであるが、チャネ
ル番号レジスタ３７０ａ，３７０ｂ及び比較回路３８０
との信号の授受に基づく動作が異る。従って、チャネル
番号レジスタ３７０ａ，３７０ｂ及び比較回路３８０の
動作を中心に動作説明を行う。また、図２のチャネル制
御装置３１の構成と共通する部分の動作説明は省略す
る。

【００４２】図４において、制御回路３２４ａ，３２４
ｂは、割り込み制御回路３５０の指示によりチャネル装
置に対応する制御を開始する際に、対応するチャネル番
号レジスタに、接続制御を処理するチャネル装置に対応
するチャネル番号を格納する。例えば、制御回路３２４
ａがチャネル装置に対応する制御を開始する場合は、制
御回路３２４ａは、対応するチャネル番号レジスタ３７
０ａに接続制御を処理するチャネル装置に対応するチャ
ネル番号を格納する。そして、比較回路３８０は、制御
回路３２４ａによってチャネル番号レジスタ３７０ａに
格納されたチャネル番号と、もしそのとき制御回路３２
４ｂがすでにチャネル番号レジスタ３７０ｂに自分が接
続制御を処理するチャネル装置に対応するチャネル番号
を格納しているとすれば、そのチャネル番号とを比較
し、一致している場合は一致していることを制御回路３
２４ａ，３２４ｂにそれぞれ通知する。このため、制御
回路３２４ａ，３２４ｂは、他方の制御回路で動作中の
チャネル番号が自分が制御しているチャネル装置の番号
と同一か否かを知ることができる。すなわち、各々の制
御回路が起動された際、制御対象のチャネル番号と他の
制御回路で動作中のチャネル番号とが一致しているか否
かを判定し、一致している場合は動作を中断することに
より、同一チャネルに対する動作指示を複数の制御回路
３２４ａ，３２４ｂの双方から行う状態を解消すること
ができる。これにより、順序性の保証が必要な動作を複
数の制御回路で実施させることが可能になる。

【００４３】第４の発明では、制御回路で処理中のチャ
ネル番号を比較してこれを双方の制御回路に通知するこ
とにより、第２の発明よりもチャネル装置からの動作要
求の順序性を保証できるチャネル制御方式を実現するこ
とができる。

【００４４】

【発明の効果】以上説明したように、本発明のチャネル
制御方式は、複数のチャネル装置に対応して、チャネル
制御装置内に複数の制御回路を設け、チャネル装置から
の動作要求をこれら複数の制御回路で分担して実行する
ことにより、各々の制御回路の負荷を分散し待ち時間が
少なく処理速度の速いチャネル制御方式を実現すること
ができるという効果を有している。

【００４５】また、複数の制御回路で共有できる記憶手
段を設けることにより、制御メモリを減らしチャネル制
御装置を安価に構成することができる。

【００４６】また、障害検出回路を設け、一つの制御回
路に障害が発生したとき、障害発生を残りの制御回路に
より処理装置に通知することにより、処理装置にかかる
負担を少なくすることができる。

【００４７】また、制御回路で処理中のチャネル番号を
比較してこれを双方の制御回路に通知することにより、
チャネル装置からの動作要求の順序性を保証することが
できる。

【図面の簡単な説明】

【図１】第１の発明のチャネル制御方式の一実施例を示
すブロック図である。

【図２】第２の発明のチャネル制御方式の一実施例を示
すブロック図である。

【図３】第３の発明のチャネル制御方式の一実施例を示
すブロック図である。

【図４】第４の発明のチャネル制御方式の一実施例を示
すブロック図である。

【図５】従来のチャネル制御方式の構成を示すブロック
図である。

【符号の説明】

１０処理装置２０主記憶装置３１〜３５チャネル制御装置４１ａ〜４１ｃチャネル装置５１ａ〜５１ｃチャネル装置３１５，３１６メモリアクセス制御回路３２１ａ，３２１ｂ制御回路３２２ａ，３２２ｂ制御回路３２３ａ，３２３ｂ制御回路３２４ａ，３２４ｂ制御回路３２５制御回路３３１ａ，３３１ｂ制御データメモリ３３２，３３３制御データメモリ３００ａ，３００ｂ監視回路３４０チャネル指示回路３５０，３５５割り込み制御回路３６０ａ，３６０ｂ障害検出回路３７０ａ，３７０ｂチャネル番号レジスタ３８０比較回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者上林直毅東京都港区西新橋三丁目20番４号日本電気エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】処理装置と前記処理装置に制御される複
数の入出力装置との間にそれぞれ接続された複数のチャ
ネル装置と、前記処理装置と前記複数のチャネル装置と
の間にあって前記複数のチャネル装置を時分割に制御す
るチャネル制御装置と、前記処理装置と前記チャネル制
御装置とに接続され、前記チャネル制御装置の動作を記
述したチャネルプログラムと前記チャネル装置及び入出
力装置の制御状態を示す制御データとを格納する主記憶
装置とを備えたチャネル制御方式において、前記チャネ
ル制御装置が、（Ａ）前記主記憶装置から読み出された
制御データを記憶する第１の制御データメモリ、（Ｂ）
前記主記憶装置から読み出された制御データを記憶する
第２の制御データメモリ、（Ｃ）前記主記憶装置からの
前記制御データの読み出しを制御するメモリアクセス制
御回路、（Ｄ）第１の起動信号を受信し前記メモリアク
セス制御回路を介して前記主記憶装置から前記制御デー
タを読み出し前記第１の制御データメモリに記憶させ、
前記第１の制御データメモリに記憶された制御データを
用いて前記主記憶装置内に格納されたチャネルプログラ
ムに従い前記チャネル装置の中から選択された第１のチ
ャネル装置を制御する第１の制御回路、（Ｅ）第２の起
動信号を受信し前記メモリアクセス制御回路を介して前
記主記憶装置から前記制御データを読み出し前記第２の
制御データメモリに記憶させ、前記第２の制御データメ
モリに記憶された制御データを用いて前記主記憶装置内
に格納されたチャネルプログラムに従い前記チャネル装
置の中から選択された第２のチャネル装置を制御する第
２の制御回路、（Ｆ）前記第１の制御回路が動作中か否
かを監視し、前記第１の制御回路の動作状態を示す情報
を出力する第１の監視回路、（Ｇ）前記第２の制御回路
が動作中か否かを監視し、前記第２の制御回路の動作状
態を示す情報を出力する第２の監視回路、（Ｈ）前記チ
ャネル装置からの動作要求信号を受信し、あらかじめ定
められた優先順位に従って次に処理すべき前記チャネル
装置を複数のチャネル装置の中から選択し、選択したチ
ャネル装置を起動制御するように、前記第１の監視回路
及び前記第２の監視回路から出力された前記第１の制御
回路及び第２の制御回路の動作状態を示す情報に従っ
て、前記第１の制御回路及び第２の制御回路の中の動作
していない制御回路を選択し、選択された該制御回路に
前記第１の起動信号または前記第２の起動信号を送出す
る割り込み制御回路、（Ｉ）前記第１の制御回路と前記
第１のチャネル装置とを接続し、また前記第２の制御回
路と前記第２のチャネル装置とを接続し、前記第１の制
御回路から前記第１のチャネル装置への動作指示内容
を、また前記第２の制御回路から前記第２のチャネル装
置への動作指示内容を中継するチャネル指示回路、を備
えたことを特徴とするチャネル制御方式。
【請求項２】処理装置と前記処理装置に制御される複
数の入出力装置との間にそれぞれ接続された複数のチャ
ネル装置と、前記処理装置と前記複数のチャネル装置と
の間にあって前記複数のチャネル装置を時分割に制御す
るチャネル制御装置と、前記処理装置と前記チャネル制
御装置とに接続され、前記チャネル制御装置の動作を記
述したチャネルプログラムと前記チャネル装置及び入出
力装置の制御状態を示す制御データとを格納する主記憶
装置とを備えたチャネル制御方式において、前記チャネ
ル制御装置が、（Ａ）前記主記憶装置から読み出された
制御データを記憶する制御データメモリ、（Ｂ）前記主
記憶装置からの前記制御データの読み出しを制御するメ
モリアクセス制御回路、（Ｃ）第１の起動信号を受信し
前記メモリアクセス制御回路を介して前記主記憶装置か
ら前記制御データを読み出し前記制御データメモリに記
憶させ、前記制御データメモリに記憶された制御データ
を用いて前記主記憶装置内に格納されたチャネルプログ
ラムに従い前記チャネル装置の中から選択された第１の
チャネル装置を制御する第１の制御回路、（Ｄ）第２の
起動信号を受信し前記メモリアクセス制御回路を介して
前記主記憶装置から前記制御データを読み出し前記制御
データメモリに記憶させ、前記制御データメモリに記憶
された制御データを用いて前記主記憶装置内に格納され
たチャネルプログラムに従い前記チャネル装置の中から
選択された第２のチャネル装置を制御する第２の制御回
路、（Ｅ）前記第１の制御回路が動作中か否かを監視
し、前記第１の制御回路の動作状態を示す情報を出力す
る第１の監視回路、（Ｆ）前記第２の制御回路が動作中
か否かを監視し、前記第２の制御回路の動作状態を示す
情報を出力する第２の監視回路、（Ｇ）前記チャネル装
置からの動作要求信号を受信し、あらかじめ定められた
優先順位に従って次に処理すべき前記チャネル装置を複
数のチャネル装置の中から選択し、選択したチャネル装
置を起動制御するように、前記第１の監視回路及び前記
第２の監視回路から出力された前記第１の制御回路及び
第２の制御回路の動作状態を示す情報に従って、前記第
１の制御回路及び第２の制御回路の中の動作していない
制御回路を選択し、選択された該制御回路に前記第１の
起動信号または前記第２の起動信号を送出する割り込み
制御回路、（Ｈ）前記第１の制御回路と前記第１のチャ
ネル装置とを接続し、また前記第２の制御回路と前記第
２のチャネル装置とを接続し、前記第１の制御回路から
前記第１のチャネル装置への動作指示内容を、また前記
第２の制御回路から前記第２のチャネル装置への動作指
示内容を中継するチャネル指示回路、を備えたことを特
徴とするチャネル制御方式。
【請求項３】請求項２記載のチャネル制御方式におい
て、前記チャネル制御装置が、（Ｉ）前記第１の制御回
路が正常に動作しているか否かをモニタし、前記第１の
制御回路の障害が検出された場合に、前記第２の制御回
路に対し前記第１の制御回路の障害を通知する第１の障
害検出回路、（Ｊ）前記第２の制御回路が正常に動作し
ているか否かをモニタし、前記第２の制御回路の障害が
検出された場合に、前記第１の制御回路に対し前記第２
の制御回路の障害を通知する第２の障害検出回路、を備
えたことを特徴とするチャネル制御方式。
【請求項４】請求項２記載のチャネル制御方式におい
て、前記チャネル制御装置が、（Ｉ）前記第１のチャネ
ル装置に対応するチャネル番号を格納する第１のチャネ
ル番号レジスタ、（Ｊ）前記第２のチャネル装置に対応
するチャネル番号を格納する第２のチャネル番号レジス
タ、（Ｋ）前記第１のチャネル番号レジスタに格納され
た前記第１のチャネル装置に対応するチャネル番号と前
記第２のチャネル番号レジスタに格納された前記第２の
チャネル装置に対応するチャネル番号とを比較し、比較
結果を前記第１の制御回路及び前記第２の制御回路に通
知する比較回路、を備えたことを特徴とするチャネル制
御方式。