JPH06202894A - 共有メモリ制御回路 - Google Patents
共有メモリ制御回路Info
- Publication number
- JPH06202894A JPH06202894A JP4257870A JP25787092A JPH06202894A JP H06202894 A JPH06202894 A JP H06202894A JP 4257870 A JP4257870 A JP 4257870A JP 25787092 A JP25787092 A JP 25787092A JP H06202894 A JPH06202894 A JP H06202894A
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- JP
- Japan
- Prior art keywords
- shared memory
- circuit
- control circuit
- data
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 共有メモリ回路への書き込み動作発生時両系
同時に書き込むのではなく、自系のみ書き込み、他系は
共有メモリ制御回路内部のレジスタに書き込むことを目
的とする。 【構成】 プロセッサ回路１１と共有メモリ回路１３と
共有メモリ制御回路１２とからなる装置において、共有
メモリ制御回路１２で同期／非同期書き込みを判断し、
共有メモリ回路１３の制御を行う。
同時に書き込むのではなく、自系のみ書き込み、他系は
共有メモリ制御回路内部のレジスタに書き込むことを目
的とする。 【構成】 プロセッサ回路１１と共有メモリ回路１３と
共有メモリ制御回路１２とからなる装置において、共有
メモリ制御回路１２で同期／非同期書き込みを判断し、
共有メモリ回路１３の制御を行う。
Description
【０００１】
【産業上の利用分野】本発明は複数プロセッサがアクセ
ス可能な共有メモリ回路に関し、特に共有メモリ制御回
路に関する。
ス可能な共有メモリ回路に関し、特に共有メモリ制御回
路に関する。
【０００２】
【従来の技術】従来、磁気ディスク装置などを被制御装
置とする情報処理システムでは、同一の被制御装置に対
して複数の制御部を備えて構成されることがある。すな
わち、このようにして情報処理システムの処理能力を増
大させるとともに、被制御装置を含む情報処理システム
全体の信頼性の向上を期している。
置とする情報処理システムでは、同一の被制御装置に対
して複数の制御部を備えて構成されることがある。すな
わち、このようにして情報処理システムの処理能力を増
大させるとともに、被制御装置を含む情報処理システム
全体の信頼性の向上を期している。
【０００３】上記の複数の制御部は同一の被制御装置を
制御するために制御データを共有する必要があり、各制
御部に設けた共有メモリ回路には共通の制御データを保
持するようにしている。
制御するために制御データを共有する必要があり、各制
御部に設けた共有メモリ回路には共通の制御データを保
持するようにしている。
【０００４】図４は＃１系および＃２系の各制御部がそ
れぞれの共有メモリ回路にデータを書込む場合の動作を
示す説明図である。同図において＃１系制御部が動作し
て共有メモリ回路にデータを書込む指示を発生したとき
（４１）、＃１系制御部はそのデータを＃２系制御部に
転送し（４２）、それぞれの共有メモリ回路にデータの
書込みを指示する（４３）。そして＃１系制御部は＃１
系自身の共有メモリ回路にデータの書込みを実行し（４
４，４５）、＃２系制御部からの書込み終了通知を待つ
（４６）。
れぞれの共有メモリ回路にデータを書込む場合の動作を
示す説明図である。同図において＃１系制御部が動作し
て共有メモリ回路にデータを書込む指示を発生したとき
（４１）、＃１系制御部はそのデータを＃２系制御部に
転送し（４２）、それぞれの共有メモリ回路にデータの
書込みを指示する（４３）。そして＃１系制御部は＃１
系自身の共有メモリ回路にデータの書込みを実行し（４
４，４５）、＃２系制御部からの書込み終了通知を待つ
（４６）。
【０００５】＃２系制御部はデータおよび書込み指示を
＃１系制御部から受信したとき（４８，４９）、＃２系
自身の共有メモリ回路にデータを書込み（５０，５
１）、書込み終了通知を＃１系制御部に送出する。
＃１系制御部から受信したとき（４８，４９）、＃２系
自身の共有メモリ回路にデータを書込み（５０，５
１）、書込み終了通知を＃１系制御部に送出する。
【０００６】＃１系制御部は＃２系制御部における書込
み動作の終了を確認した後、次のマイクロ命令を実行す
る（４６，４７）。
み動作の終了を確認した後、次のマイクロ命令を実行す
る（４６，４７）。
【０００７】上記のように各系の制御部に設けられた共
有メモリ制御回路は、共有メモリ回路の書き込みアドレ
ス及び書き込みデータの制御及び書き込み動作制御を行
う。アドレス及びデータは、自系からの書き込みであれ
ばプロセッサ回路からの書き込みにより、他系からの書
き込みであれば他系の共有メモリ制御回路から転送され
てきたデータが書き込まれる。すなわち、従来の書込み
処理は上記のような同期書込み処理である。
有メモリ制御回路は、共有メモリ回路の書き込みアドレ
ス及び書き込みデータの制御及び書き込み動作制御を行
う。アドレス及びデータは、自系からの書き込みであれ
ばプロセッサ回路からの書き込みにより、他系からの書
き込みであれば他系の共有メモリ制御回路から転送され
てきたデータが書き込まれる。すなわち、従来の書込み
処理は上記のような同期書込み処理である。
【０００８】
【発明が解決しようとする課題】上述した従来の共有メ
モリ制御回路では、書き込み動作が発生した場合両共有
メモリ回路に対して書き込みを行うので、毎回書き込み
終了が自系及び他系から報告されないと書き込み動作を
行ったプロセッサは次の処理を開始できない。また、そ
のためファームウェア処理が遅くなるという欠点があっ
た。
モリ制御回路では、書き込み動作が発生した場合両共有
メモリ回路に対して書き込みを行うので、毎回書き込み
終了が自系及び他系から報告されないと書き込み動作を
行ったプロセッサは次の処理を開始できない。また、そ
のためファームウェア処理が遅くなるという欠点があっ
た。
【０００９】
【課題を解決するための手段】本発明の共有メモリ制御
回路は、上位装置の指示に従って被制御装置を制御する
複数の制御部を有し、前記制御部はプロセッサ回路と共
有メモリ制御回路と共有メモリ回路とをそれぞれ含み、
第一のプロセッサ回路から非同期書込み指示を受けたと
きには第一の共有メモリ回路にデータの書込みを指示す
ると共に第二の共有メモリ制御回路に前記データの格納
を指示し、前記第一のプロセッサ回路から同期書込み指
示を受けたときには前記第一の共有メモリ回路にデータ
の書込みを指示すると共に前記データおよび既に格納し
ているデータを第二の共有メモリ回路に書込むことを前
記第二の共有メモリ制御回路に指示するようにして構成
されている。
回路は、上位装置の指示に従って被制御装置を制御する
複数の制御部を有し、前記制御部はプロセッサ回路と共
有メモリ制御回路と共有メモリ回路とをそれぞれ含み、
第一のプロセッサ回路から非同期書込み指示を受けたと
きには第一の共有メモリ回路にデータの書込みを指示す
ると共に第二の共有メモリ制御回路に前記データの格納
を指示し、前記第一のプロセッサ回路から同期書込み指
示を受けたときには前記第一の共有メモリ回路にデータ
の書込みを指示すると共に前記データおよび既に格納し
ているデータを第二の共有メモリ回路に書込むことを前
記第二の共有メモリ制御回路に指示するようにして構成
されている。
【００１０】また、本発明の共有メモリ制御回路におい
て、第一の共有メモリ制御回路が転送したデータを格納
する第二の共有メモリ制御回路はＦＩＦＯ回路を具備
し、前記データを前記ＦＩＦＯ回路に保持するようにし
て構成されている。
て、第一の共有メモリ制御回路が転送したデータを格納
する第二の共有メモリ制御回路はＦＩＦＯ回路を具備
し、前記データを前記ＦＩＦＯ回路に保持するようにし
て構成されている。
【００１１】
【実施例】次に本発明について図面を参照しながら説明
する。
する。
【００１２】図１は本発明の一実施例を示す構成図であ
る。同図において本発明による共有メモリ制御回路１２
および２２は＃１制御部１０および＃２制御部２０にそ
れぞれ含まれている。
る。同図において本発明による共有メモリ制御回路１２
および２２は＃１制御部１０および＃２制御部２０にそ
れぞれ含まれている。
【００１３】＃１制御部１０および＃２制御部２０は上
位装置１の指示に従って被制御装置２を制御する。すな
わち、被制御装置２が磁気ディスク装置であれば、上位
装置１が送出する情報を被制御装置２に書込んだり読出
したりする処理動作を制御する。
位装置１の指示に従って被制御装置２を制御する。すな
わち、被制御装置２が磁気ディスク装置であれば、上位
装置１が送出する情報を被制御装置２に書込んだり読出
したりする処理動作を制御する。
【００１４】＃１制御部１０は、上記の処理動作を制御
するプロセッサ回路１１と，メモリＩＣからなる共有メ
モリ回路１３と，プロセッサ回路１１からのマイクロ命
令または＃２制御部２０の共有メモリ制御回路２２から
の指示により共有メモリ回路１３の制御を行う共有メモ
リ制御回路１２とにより構成されている。また、同様に
して＃２制御部２０は、プロセッサ回路２１と，メモリ
ＩＣからなる共有メモリ回路２３と，プロセッサ回路２
１からのマイクロ命令または＃１制御部１０の共有メモ
リ制御回路１２からの指示により共有メモリ回路２３の
制御を行う共有メモリ制御回路２２とにより構成されて
いる。
するプロセッサ回路１１と，メモリＩＣからなる共有メ
モリ回路１３と，プロセッサ回路１１からのマイクロ命
令または＃２制御部２０の共有メモリ制御回路２２から
の指示により共有メモリ回路１３の制御を行う共有メモ
リ制御回路１２とにより構成されている。また、同様に
して＃２制御部２０は、プロセッサ回路２１と，メモリ
ＩＣからなる共有メモリ回路２３と，プロセッサ回路２
１からのマイクロ命令または＃１制御部１０の共有メモ
リ制御回路１２からの指示により共有メモリ回路２３の
制御を行う共有メモリ制御回路２２とにより構成されて
いる。
【００１５】図２は共有メモリ制御回路１２の構成を示
す説明図である。同図において共有メモリ制御回路１２
の主要部は、シーケンス制御回路１２ａと，アドレスＦ
ＩＦＯ回路１２ｂと，データＦＩＦＯ回路１２ｃとを有
する。
す説明図である。同図において共有メモリ制御回路１２
の主要部は、シーケンス制御回路１２ａと，アドレスＦ
ＩＦＯ回路１２ｂと，データＦＩＦＯ回路１２ｃとを有
する。
【００１６】シーケンス制御回路１２ａは同期信号を入
力したとき共有メモリ回路書込み信号を送出し、同時に
アドレスＦＩＦＯ回路１２ｂから書込みアドレス，デー
タＦＩＦＯ回路１２ｃから書込みデータを共有メモリ回
路１３に送出して書込み動作を実行する。さらに、＃２
制御部２０から転送されて来たデータを共有メモリ制御
回路１２に書込む。
力したとき共有メモリ回路書込み信号を送出し、同時に
アドレスＦＩＦＯ回路１２ｂから書込みアドレス，デー
タＦＩＦＯ回路１２ｃから書込みデータを共有メモリ回
路１３に送出して書込み動作を実行する。さらに、＃２
制御部２０から転送されて来たデータを共有メモリ制御
回路１２に書込む。
【００１７】また、シーケンス制御回路１２ａは非同期
信号を入力したとき終了信号を送出し、アドレスＦＩＦ
Ｏ回路１２ｂおよびデータＦＩＦＯ回路１２ｃの内容を
そのまま保持する。
信号を入力したとき終了信号を送出し、アドレスＦＩＦ
Ｏ回路１２ｂおよびデータＦＩＦＯ回路１２ｃの内容を
そのまま保持する。
【００１８】なお、共有メモリ制御回路２２も上記と同
様にして構成されている。
様にして構成されている。
【００１９】図３は上記の共有メモリ制御回路における
非同期書込みの動作を示す説明図である。同図におい
て、プロセッサ回路１からのマイクロ命令をデコードし
そのマイクロ命令が非同期書込み指示であると、共有メ
モリ制御回路１２は＃１系の共有メモリ回路１３への書
き込みを指示し、＃２系の共有メモリ制御回路２２に書
込みデータを転送する（３１，３２，３３）。
非同期書込みの動作を示す説明図である。同図におい
て、プロセッサ回路１からのマイクロ命令をデコードし
そのマイクロ命令が非同期書込み指示であると、共有メ
モリ制御回路１２は＃１系の共有メモリ回路１３への書
き込みを指示し、＃２系の共有メモリ制御回路２２に書
込みデータを転送する（３１，３２，３３）。
【００２０】共有メモリ制御回路２２は、内部にあるレ
ジスタ（ＦＩＦＯ回路）に上記の書き込みデータを格納
する（３７）。
ジスタ（ＦＩＦＯ回路）に上記の書き込みデータを格納
する（３７）。
【００２１】また、共有メモリ制御回路１２は共有メモ
リ回路１３へデータを書込み、その終了を待って次の処
理を行う（３４，３５，３６）。すなわち、＃２系の共
有メモリ回路２３への書込みを実行せずに＃１系のプロ
セッサ回路１１は次の処理を実行できる。
リ回路１３へデータを書込み、その終了を待って次の処
理を行う（３４，３５，３６）。すなわち、＃２系の共
有メモリ回路２３への書込みを実行せずに＃１系のプロ
セッサ回路１１は次の処理を実行できる。
【００２２】他方、プロセッサ回路１１からのマイクロ
命令をデコードして本マイクロ命令が同期書込みである
と、＃１系の共有メモリ制御回路１２は本データを共有
メモリ回路１３に書込み、また、＃２系共有メモリ制御
回路２２に対して本データの書込みを指示すると同時に
共有メモリ制御回路２２の内部レジスタに格納されてい
るデータを共有メモリ回路２３に書込むことを指示す
る。
命令をデコードして本マイクロ命令が同期書込みである
と、＃１系の共有メモリ制御回路１２は本データを共有
メモリ回路１３に書込み、また、＃２系共有メモリ制御
回路２２に対して本データの書込みを指示すると同時に
共有メモリ制御回路２２の内部レジスタに格納されてい
るデータを共有メモリ回路２３に書込むことを指示す
る。
【００２３】共有メモリ制御回路２２は、本データの書
込み及び格納されていたデータの書込みを行い、共有メ
モリ回路２３に対する書込み終了時に＃１系の共有メモ
リ制御回路１２に書込み終了を通知する。共有メモリ制
御回路１２は、＃２系からの書込み終了と＃１系の書込
み終了を確認して書込み終了をプロセッサ回路１１に報
告する。
込み及び格納されていたデータの書込みを行い、共有メ
モリ回路２３に対する書込み終了時に＃１系の共有メモ
リ制御回路１２に書込み終了を通知する。共有メモリ制
御回路１２は、＃２系からの書込み終了と＃１系の書込
み終了を確認して書込み終了をプロセッサ回路１１に報
告する。
【００２４】なお、＃２制御部２０の共有メモリ制御回
路２２も上記と同様に動作する。
路２２も上記と同様に動作する。
【００２５】上記のようにして各プロセッサ回路からの
マイクロ命令により、同期／非同期書込み指示を判断
し、非同期書き込みであると自系の共有メモリ回路に対
するデータ書込みが終了した時点でプロセッサ回路に書
込み終了報告が行われるので、プロセッサ回路は本終了
報告を待って次のファームウェア処理を行うことが可能
となる。
マイクロ命令により、同期／非同期書込み指示を判断
し、非同期書き込みであると自系の共有メモリ回路に対
するデータ書込みが終了した時点でプロセッサ回路に書
込み終了報告が行われるので、プロセッサ回路は本終了
報告を待って次のファームウェア処理を行うことが可能
となる。
【００２６】
【発明の効果】以上説明したように本発明は、非同期書
き込み指示により自系共有メモリ回路のみの書き込みが
完了すれば次の処理を行うことができる。したがって共
有メモリ回路に関する処理を高速化するとともに、共有
メモリ回路の占有時間を少なくできるという効果があ
る。
き込み指示により自系共有メモリ回路のみの書き込みが
完了すれば次の処理を行うことができる。したがって共
有メモリ回路に関する処理を高速化するとともに、共有
メモリ回路の占有時間を少なくできるという効果があ
る。
【図１】本発明の一実施例を示す構成図。
【図２】共有メモリ制御回路の構成を示す説明図。
【図３】非同期書込みの動作を示す説明図。
【図４】同期書込みの動作を示す説明図。
１ 上位装置 ２ 被制御装置 １０，２０ 制御部 １１，２１ プロセッサ回路 １２，２２ 共有メモリ制御回路 １２ａ シーケンス制御回路 １２ｂ アドレスＦＩＦＯ回路 １２ｃ データＦＩＦＯ回路 １３，２３ 共有メモリ回路
Claims (2)
- 【請求項１】 上位装置の指示に従って被制御装置を制
御する複数の制御部を有し、前記制御部はプロセッサ回
路と共有メモリ制御回路と共有メモリ回路とをそれぞれ
含み、第一のプロセッサ回路から非同期書込み指示を受
けたときには第一の共有メモリ回路にデータの書込みを
指示すると共に第二の共有メモリ制御回路に前記データ
の格納を指示し、前記第一のプロセッサ回路から同期書
込み指示を受けたときには前記第一の共有メモリ回路に
データの書込みを指示すると共に前記データおよび既に
格納しているデータを第二の共有メモリ回路に書込むこ
とを前記第二の共有メモリ制御回路に指示することを特
徴とする共有メモリ制御回路。 - 【請求項２】 請求項１記載の共有メモリ制御回路にお
いて、第一の共有メモリ制御回路が転送したデータを格
納する第二の共有メモリ制御回路はＦＩＦＯ回路を具備
し、前記データを前記ＦＩＦＯ回路に保持することを特
徴とする共有メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257870A JPH06202894A (ja) | 1992-09-28 | 1992-09-28 | 共有メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257870A JPH06202894A (ja) | 1992-09-28 | 1992-09-28 | 共有メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202894A true JPH06202894A (ja) | 1994-07-22 |
Family
ID=17312324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257870A Pending JPH06202894A (ja) | 1992-09-28 | 1992-09-28 | 共有メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202894A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997219A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | バックアップ回路 |
| JP2003323263A (ja) * | 2002-04-30 | 2003-11-14 | Hitachi Ltd | 共有メモリ制御方法および制御システム |
| JP2008022228A (ja) * | 2006-07-12 | 2008-01-31 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 |
| JP2014523010A (ja) * | 2011-12-14 | 2014-09-08 | 株式会社日立製作所 | ストレージ装置とそのメモリ制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159740A (ja) * | 1987-12-17 | 1989-06-22 | Yokogawa Electric Corp | 二重化計算機システム |
-
1992
- 1992-09-28 JP JP4257870A patent/JPH06202894A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159740A (ja) * | 1987-12-17 | 1989-06-22 | Yokogawa Electric Corp | 二重化計算機システム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997219A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | バックアップ回路 |
| JP2003323263A (ja) * | 2002-04-30 | 2003-11-14 | Hitachi Ltd | 共有メモリ制御方法および制御システム |
| JP2008022228A (ja) * | 2006-07-12 | 2008-01-31 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 |
| JP2014523010A (ja) * | 2011-12-14 | 2014-09-08 | 株式会社日立製作所 | ストレージ装置とそのメモリ制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950620 |