JPH03191884A - 集積回路 - Google Patents
集積回路Info
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- JPH03191884A JPH03191884A JP1332044A JP33204489A JPH03191884A JP H03191884 A JPH03191884 A JP H03191884A JP 1332044 A JP1332044 A JP 1332044A JP 33204489 A JP33204489 A JP 33204489A JP H03191884 A JPH03191884 A JP H03191884A
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- Japan
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 73
- 239000000872 buffer Substances 0.000 claims abstract description 38
- 238000005259 measurement Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にＬＳＩの直流試験モード
設定回路を有する集積回路に関する。
設定回路を有する集積回路に関する。
ＬＳＩテスターを使用したデジタルＬＳＩの直流試験（
以下、ＤＣ試験）において、デジタル出力ビンの高レベ
ル出力電圧（以下、ＶＯＨ）、高レベル出力電流（以下
、ｌ０Ｈ）、低レベル出力電圧（以下ＶＯｔ）及び低レ
ベル出力電流（以下、Ｉ ＯＣ）の測定では、まずＤＣ
試験用テストモード設定信号を被試験ＬＳＩに与えてデ
ジタル出力の直流電圧が高又は低の期待出力レベルにな
ったところで電源オン状態のまま停止させ、上記ＤＣ試
験を行なっている。
以下、ＤＣ試験）において、デジタル出力ビンの高レベ
ル出力電圧（以下、ＶＯＨ）、高レベル出力電流（以下
、ｌ０Ｈ）、低レベル出力電圧（以下ＶＯｔ）及び低レ
ベル出力電流（以下、Ｉ ＯＣ）の測定では、まずＤＣ
試験用テストモード設定信号を被試験ＬＳＩに与えてデ
ジタル出力の直流電圧が高又は低の期待出力レベルにな
ったところで電源オン状態のまま停止させ、上記ＤＣ試
験を行なっている。
ところがデジタル出力ビンが多い場合は期待出力電圧レ
ベルがビン毎に高又は低と種々に異なっている場合が多
く、そのためにまずＤＣ試験用テストモード設定信号を
被試験ＬＳＩに与え、あるビンが所定の期待出力電圧レ
ベルになったところで電源オン状態のまま停止させてＤ
Ｃ試験を行ない、次に再度ＤＣ試験用テストモード設定
信号を与えて次の他ピンが次の所定の期待電圧レベルに
なったところで電源オン状態のまま停止させＤＣ試験を
行ない、全出力ビンの測定が完了するまでこれを繰り返
していた。
ベルがビン毎に高又は低と種々に異なっている場合が多
く、そのためにまずＤＣ試験用テストモード設定信号を
被試験ＬＳＩに与え、あるビンが所定の期待出力電圧レ
ベルになったところで電源オン状態のまま停止させてＤ
Ｃ試験を行ない、次に再度ＤＣ試験用テストモード設定
信号を与えて次の他ピンが次の所定の期待電圧レベルに
なったところで電源オン状態のまま停止させＤＣ試験を
行ない、全出力ビンの測定が完了するまでこれを繰り返
していた。
この場合、ＤＣ試験用テストモード設定信号を何度も入
力しなければならないため全試験時間が増大すると言う
問題点があった。
力しなければならないため全試験時間が増大すると言う
問題点があった。
従来、上記の問題点を解決するために種々の１、、 Ｓ
Ｉが発表されている。（特公昭６４−０００５４６１
）。
Ｉが発表されている。（特公昭６４−０００５４６１
）。
第３図は従来の集積回路の一例の回路図である。
この被試験ＬＳ１１ｂはＤＣ試験用テストモード設定信
号及びＤＣ信号を何回も入力することなく各出力ビンを
所定の期待出力レベルの電圧に固定してＤＣ試験を行な
うものである。
号及びＤＣ信号を何回も入力することなく各出力ビンを
所定の期待出力レベルの電圧に固定してＤＣ試験を行な
うものである。
被試験ＬＳＩ１ｂは、入力端子１８〜２１から入力論理
信号を入力し内部出力論理信号ＳＬを出力する内部・論
理回路２と、内部出力論理信号ＳＬ、ＤＣテストモード
設定信号ＳＭ及びＤＣ信号ＳＨＬを入力するセレクタ３
２〜３５及び出力バッファ８〜１１を有するＤＣテスト
モード設定・出力バッファ部３ａとを含んで構成してい
る。
信号を入力し内部出力論理信号ＳＬを出力する内部・論
理回路２と、内部出力論理信号ＳＬ、ＤＣテストモード
設定信号ＳＭ及びＤＣ信号ＳＨＬを入力するセレクタ３
２〜３５及び出力バッファ８〜１１を有するＤＣテスト
モード設定・出力バッファ部３ａとを含んで構成してい
る。
この被試験Ｌ Ｓ Ｉ １ ｂを通常使用する場合ある
いは出力端子４〜７に接続されるり、Ｓ Ｉテスタ３６
で機能試験などを行なう場合は、入力端子２２にＤＣＣ
テストモード設定信号Ｓ上して低レベル（以下”Ｌ″′
）を入力するかあるいは入力端子２２をプルダウンして
おく。
いは出力端子４〜７に接続されるり、Ｓ Ｉテスタ３６
で機能試験などを行なう場合は、入力端子２２にＤＣＣ
テストモード設定信号Ｓ上して低レベル（以下”Ｌ″′
）を入力するかあるいは入力端子２２をプルダウンして
おく。
入力端子２２の信号ＳＭは入力バッファ２７を通してＤ
Ｃテストモード設定・出力バッファ部３、のセレクタ３
２〜３５の各セレクト端子に入力され、内部論理回路２
の出力論理信号ＳＬが選択され、セレクタ３２〜３５を
通った信号はそれぞれ出力バッファ８〜１１を通り出力
端子４〜７に出力される。
Ｃテストモード設定・出力バッファ部３、のセレクタ３
２〜３５の各セレクト端子に入力され、内部論理回路２
の出力論理信号ＳＬが選択され、セレクタ３２〜３５を
通った信号はそれぞれ出力バッファ８〜１１を通り出力
端子４〜７に出力される。
ＬＳＩテスタ３６を用いてＤＣ試験、特にＶｏｌｔ。
ＩＯＨ，Ｖ（珪及びＩＯＬを試験する場合には、入力端
子２２に入力ＤＣテストモード設定信号ＳＭとして高レ
ベル（以下”Ｈ”）を入力する。
子２２に入力ＤＣテストモード設定信号ＳＭとして高レ
ベル（以下”Ｈ”）を入力する。
“Ｈ”が入力されると入力バッファ２７を通した信号が
ＤＣテストモード設定・出力バッファ部３６のセレクタ
３２〜３５のセレクト端子に入力され内部論理回路２の
出力論理信号ＳＬは選択されず、入力端子２１に入力さ
れ入カバッフナ２６を通したＤＣ信号ＳＨＬが選択され
る。
ＤＣテストモード設定・出力バッファ部３６のセレクタ
３２〜３５のセレクト端子に入力され内部論理回路２の
出力論理信号ＳＬは選択されず、入力端子２１に入力さ
れ入カバッフナ２６を通したＤＣ信号ＳＨＬが選択され
る。
例えば入力端子２１にＤＣ信号ＳＨＬとして“Ｌが入力
された場合、出力端子４〜７には全て出力レベル゛Ｌ
”が出力され、ＬＳＩテスタ３６を使用してＶＯＬ、Ｉ
ＯＬのＤＣ試験ができる。
された場合、出力端子４〜７には全て出力レベル゛Ｌ
”が出力され、ＬＳＩテスタ３６を使用してＶＯＬ、Ｉ
ＯＬのＤＣ試験ができる。
また同じく入力端子２２に信号ＳＨＬとして“Ｈが入力
された場合には、出力端子４〜７には全て°″Ｈ”が出
力されＶＯ）Ｉ、 Ｔ叶の試験ができる。
された場合には、出力端子４〜７には全て°″Ｈ”が出
力されＶＯ）Ｉ、 Ｔ叶の試験ができる。
すなわち、全ての出力端子には同時に同じ出力レベルが
出力されるので“Ｌ ”と“Ｈ”レベルについて２回に
わたり一斉にＤＣ試験をする。
出力されるので“Ｌ ”と“Ｈ”レベルについて２回に
わたり一斉にＤＣ試験をする。
上述した従来の集積回路は、ＤＣ試験を行う場合にかな
りの時間短縮になったものの、入力端子２１にＤＣ信号
ｓＨｔとして入力レベル′″Ｌ”とＨＩ＋の２回を与え
なければならないと言う欠点があ−）た。
りの時間短縮になったものの、入力端子２１にＤＣ信号
ｓＨｔとして入力レベル′″Ｌ”とＨＩ＋の２回を与え
なければならないと言う欠点があ−）た。
本発明の目的は、ＤＣ試験が短時間に行える集積回路を
提供することにある。
提供することにある。
本発明の集積回路は、内部論理回路の内部出力論理信号
と直流試験モード設定信号とを入力して、直流試験モー
ド時には高又は低レベルの所定の直流電圧を複数の出力
端子に設定する直流試験モード設定・出力バッファ部を
有する集積回路において、前記直流試験モード設定・出
力バッファ部が、前記複数の出力端子に所定の順序で高
及び低レベルの直流試験電圧を設定する論理回路を有し
て構成されている。
と直流試験モード設定信号とを入力して、直流試験モー
ド時には高又は低レベルの所定の直流電圧を複数の出力
端子に設定する直流試験モード設定・出力バッファ部を
有する集積回路において、前記直流試験モード設定・出
力バッファ部が、前記複数の出力端子に所定の順序で高
及び低レベルの直流試験電圧を設定する論理回路を有し
て構成されている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
被試験ＬＳＩＩは、第３図のＤＣテストモード設定・出
力バッファ部３．の代りに内部出力論理信号ＳＬとＤＣ
Ｃテストモード設定信号Ｓ上を入力するＤＣテストモー
ド設定・出力バッファ部３を有することが異る意思外は
従来の被試験ＬＳ１１ｂと同一である。
力バッファ部３．の代りに内部出力論理信号ＳＬとＤＣ
Ｃテストモード設定信号Ｓ上を入力するＤＣテストモー
ド設定・出力バッファ部３を有することが異る意思外は
従来の被試験ＬＳ１１ｂと同一である。
ＤＣテストモード設定・出力バッファ部３は、内部出力
論理信号ＳＬの一つとＤＣＣテストモード設定信号Ｓ上
ＯＲ論理、又は信号ＳＬの一つと信号ＳＭの反転信号の
ＡＮＤ論理出力を出力バッファ４〜７に交互に設定する
。
論理信号ＳＬの一つとＤＣＣテストモード設定信号Ｓ上
ＯＲ論理、又は信号ＳＬの一つと信号ＳＭの反転信号の
ＡＮＤ論理出力を出力バッファ４〜７に交互に設定する
。
本実施例で通常にこのＬＳＩを使用する場合あるいはテ
スタで機能試験などを行なう場合は、従来例と同様に入
力端子２２にＤＣＣテストモード設定信号Ｓ上して入力
レベル“Ｌ １１を入力し、あるいは入力端子２２をプ
ルダウンしておく。
スタで機能試験などを行なう場合は、従来例と同様に入
力端子２２にＤＣＣテストモード設定信号Ｓ上して入力
レベル“Ｌ １１を入力し、あるいは入力端子２２をプ
ルダウンしておく。
入力端子２２の設定信号ＳＭは入力バッファ２７を通し
てＤＣテストモード設定・出力バッファ部３の制御端Ｃ
に入力され、内部論理回路２の内部出力論理信号ＳＬが
選択されＤＣテストモード設定・出力バッファ部３を通
り出力端子４〜７に出力される。
てＤＣテストモード設定・出力バッファ部３の制御端Ｃ
に入力され、内部論理回路２の内部出力論理信号ＳＬが
選択されＤＣテストモード設定・出力バッファ部３を通
り出力端子４〜７に出力される。
ＬＳＩテスタを用いてＤＣ試験、特にＶＯＨ。
ＩＯ＋１．ＶＯＬ及びＩＯＬを試験する場合には、テス
トモード設定信号ＳＭとして入力端２２にレベルＩＩ
Ｈ１１を与える。
トモード設定信号ＳＭとして入力端２２にレベルＩＩ
Ｈ１１を与える。
入力端子２２にＨ”が入力されると、入力バッファ２７
を通した信号°°Ｈ′”がＤＣテストモード設定・出力
バッファ部３の制御端Ｃに入力され、内部論理回路２の
出力論理信号ＳＬは選択されない。すなわちＤＣテスト
モード設定・出力バッファ部３の内部のＯＲゲートＯＲ
の出力電圧は“” Ｈ”に固定され、またＡＮＤゲート
ＡＮＤの出力電圧はＬ ”に固定される９ よって出力端子４．５，６．７の電圧レベルはそれぞれ
“ＨＩＩ 、 ｕ Ｌ ＩＩ、“ＨＩＩ及び°“Ｌ
”に固定される。
を通した信号°°Ｈ′”がＤＣテストモード設定・出力
バッファ部３の制御端Ｃに入力され、内部論理回路２の
出力論理信号ＳＬは選択されない。すなわちＤＣテスト
モード設定・出力バッファ部３の内部のＯＲゲートＯＲ
の出力電圧は“” Ｈ”に固定され、またＡＮＤゲート
ＡＮＤの出力電圧はＬ ”に固定される９ よって出力端子４．５，６．７の電圧レベルはそれぞれ
“ＨＩＩ 、 ｕ Ｌ ＩＩ、“ＨＩＩ及び°“Ｌ
”に固定される。
以上のように高レベル出力と低レベル出力の電圧または
電流特性が４〜７の順に１ピンおきに、かつ同時に測定
でき、同−ＳＬＩ内の隣接する出力バッファ８〜１１は
、同一の高レベル及び低レベルの特性を有するとみなし
てＤＣモード設定信号ＳＭを″“Ｌ ”に反転すること
が省けるので、ＤＣ試験の全測定時間が従来の半分に短
縮化される。
電流特性が４〜７の順に１ピンおきに、かつ同時に測定
でき、同−ＳＬＩ内の隣接する出力バッファ８〜１１は
、同一の高レベル及び低レベルの特性を有するとみなし
てＤＣモード設定信号ＳＭを″“Ｌ ”に反転すること
が省けるので、ＤＣ試験の全測定時間が従来の半分に短
縮化される。
一般にデジタルＬＳＩの場合、出力バッファ８〜１１は
レベル出力、低レベル出力ともに同じ駆動能力の出力バ
ッファを使用する場合が多く、予め充分に余裕のある設
計をしておくと本実施例の試験方法でもこの反転省略は
特に問題とならない 第２図は本発明の第２の実施例の回路図である。
レベル出力、低レベル出力ともに同じ駆動能力の出力バ
ッファを使用する場合が多く、予め充分に余裕のある設
計をしておくと本実施例の試験方法でもこの反転省略は
特に問題とならない 第２図は本発明の第２の実施例の回路図である。
第１の実施例との相違点は被試験ＬＳＩ１．のＤＣテス
トモード設定・出力バッファ部３の制御をＣＰＵインタ
フェース２８を通して行なうことである。
トモード設定・出力バッファ部３の制御をＣＰＵインタ
フェース２８を通して行なうことである。
ＣＰＵインタフェース２８から入力されたデータは人出
力バッファ２９、データバス３０を通りＤ型フリップフ
ロップ（以下、Ｄ型ＦＦ）３１に書き込まれ、Ｄ型ＦＦ
３１のＱ出力がＤＣテストモード設定・出力バッファ部
３の制御端Ｃの入力となる。
力バッファ２９、データバス３０を通りＤ型フリップフ
ロップ（以下、Ｄ型ＦＦ）３１に書き込まれ、Ｄ型ＦＦ
３１のＱ出力がＤＣテストモード設定・出力バッファ部
３の制御端Ｃの入力となる。
本実施例で通常にＬＳＩを使用する場合、あるいはＬＳ
Ｉテスタで機能試験などを行なう場合は、ｃｐｕインタ
フェース２８からＤ型ＦＦ３１に“Ｌｏ“を書き込む。
Ｉテスタで機能試験などを行なう場合は、ｃｐｕインタ
フェース２８からＤ型ＦＦ３１に“Ｌｏ“を書き込む。
Ｄ型ＦＦ３１のＱ出力゛Ｌ ”はＤＣテストモード設定
・出力バッファ部３の制御端Ｃに入力され、内部論理回
路２の内部出力論理信号ＳＬが選択されＤＣテストモー
ド設定・出力バッファ部３を通り出力される。
・出力バッファ部３の制御端Ｃに入力され、内部論理回
路２の内部出力論理信号ＳＬが選択されＤＣテストモー
ド設定・出力バッファ部３を通り出力される。
ＬＳＩテスタでのＤＣ試験、特にＶＯＨ，ＩＯＨ。
ＶＯＬ、 ＩＯＬを試験する場合には、Ｄ型ＦＦ３１
に” Ｈ”を書き込む。
に” Ｈ”を書き込む。
Ｄ型ＦＦ３１のＱ・出力が“Ｈ”を出力すると第１の実
施例と同様に出力端子４．５，６．７は“ＩＨＩＺ
ｉ“Ｌ“２ “Ｈ”及び“Ｌｏに固定されるので同様に
ＤＣＣスス時間が短縮される。
施例と同様に出力端子４．５，６．７は“ＩＨＩＺ
ｉ“Ｌ“２ “Ｈ”及び“Ｌｏに固定されるので同様に
ＤＣＣスス時間が短縮される。
上述の実施例のＤＣテストモード設定・出力バッファ部
３として出力端子４〜７に交互にＨ″“Ｌ ＩＩを出力
したが、全て同一電圧でないように設定すれば、例えば
“Ｈ”、°゛Ｈ”、“Ｌ”“′Ｌ″等の任意の組み合せ
でも代用できる。
３として出力端子４〜７に交互にＨ″“Ｌ ＩＩを出力
したが、全て同一電圧でないように設定すれば、例えば
“Ｈ”、°゛Ｈ”、“Ｌ”“′Ｌ″等の任意の組み合せ
でも代用できる。
以上説明したように、本発明は出力端子の出力電圧を全
て同一レベルにせずにそれぞれＨ”。
て同一レベルにせずにそれぞれＨ”。
″“Ｌ”のいずれかのレベルに固定することによりＬＳ
Ｉテスタを用いたＤＣ試験時間を短縮する利点がある。
Ｉテスタを用いたＤＣ試験時間を短縮する利点がある。
バーク、ＯＲ・・・ＯＲゲート、ＳＬ・・・内部出力論
理信号、ｓｍ・・・ＤＣテストモード設定信号。
理信号、ｓｍ・・・ＤＣテストモード設定信号。
Claims (1)
- 内部論理回路の内部出力論理信号と直流試験モード設
定信号とを入力して、直流試験モード時には高又は低レ
ベルの所定の直流電圧を複数の出力端子に設定する直流
試験モード設定・出力バッファ部を有する集積回路にお
いて、前記直流試験モード設定・出力バッファ部が、前
記複数の出力端子に所定の順序で高及び低レベルの直流
試験電圧を設定する論理回路を有することを特徴とする
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332044A JPH03191884A (ja) | 1989-12-20 | 1989-12-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332044A JPH03191884A (ja) | 1989-12-20 | 1989-12-20 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191884A true JPH03191884A (ja) | 1991-08-21 |
Family
ID=18250512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332044A Pending JPH03191884A (ja) | 1989-12-20 | 1989-12-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012127911A (ja) * | 2010-12-17 | 2012-07-05 | Toyota Motor Corp | 半導体集積回路 |
-
1989
- 1989-12-20 JP JP1332044A patent/JPH03191884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012127911A (ja) * | 2010-12-17 | 2012-07-05 | Toyota Motor Corp | 半導体集積回路 |
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