JPH088405A - Ｄｃテスト容易化回路およびｄｃテスト制御回路と、それらを備えた半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＣテストを行うためのテストパターン入力
回数の削減およびテストパターン数の削減によるテスト
時間の削減を実現することを目的とする。 【構成】 内部回路１８の出力がＤＣテスト容易化回路
である、出力バッファ用ＤＣテスト容易化回路５、トラ
イステート出力バッファ用ＤＣテスト容易化回路６、双
方向バッファ用ＤＣテスト容易化回路６ａに接続されて
いる。また、出力バッファ用ＤＣテスト容易化回路５、
トライステート出力バッファ用ＤＣテスト容易化回路
６、双方向バッファ用ＤＣテスト容易化回路６ａは、Ｄ
Ｃテスト制御回路７にそれぞれ接続されている。 【効果】 出力手段のＤＣテストが内部回路を介さずに
与えられる制御信号に基づいて行われるので、内部回路
を介してＤＣテストを行う場合に比べて、ＤＣテストの
ための信号の入力回数が削減され、テスト時間を削減す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に用い
られる出力バッファのＤＣテスト容易化設計に関するも
のである。

【０００２】

【従来の技術】図１１に、入出力バッファを用いた半導
体集積回路（ＬＳＩ）１００の回路構成を示す。図１１
において、６個の入力バッファ１が、組み合わせ回路１
４ａに接続され、組み合わせ回路１４ａの出力が５個の
フリップフロップ１３のデータ入力端子Ｄに接続されて
いる。また、フリップフロップ１３のタイミング信号入
力端子Ｔには、組み合わせ回路１４ａからタイミング信
号が与えられる。また、フリップフロップ１３の出力端
子Ｑは組み合わせ回路１４ｂに接続され、組み合わせ回
路１４ｂの出力は５個のフリップフロップ１３のデータ
入力端子Ｄに接続されている。また、フリップフロップ
１３のタイミング信号入力端子Ｔには、組み合わせ回路
１４ｂからタイミング信号が与えられる。フリップフロ
ップ１３の出力端子Ｑは組み合わせ回路１４ｂを介し
て、出力バッファ２、トライステート出力バッファ３、
トライステート出力バッファ４１とバッファ４２とから
なる双方向バッファ４に与えられる。また、入力バッフ
ァ１には個々にＬＳＩ外部入力端子９が接続され、出力
バッファ２にはＬＳＩ外部出力端子１０が接続され、ト
ライステート出力バッファにはＬＳＩ外部出力端子１１
が接続され、双方向バッファにはＬＳＩ外部双方向端子
が接続されている。なお、入力バッファ１やフリップフ
ロップ１３の個数は、便宜的な数であって特別な意味を
含んでいるわけではなく、現実のＬＳＩではさらに多く
が必要となる。

【０００３】次に、図１１を用いて従来のＤＣテスト
（直流試験）方法を説明する。図１１において、出力バ
ッファ２、トライステート出力バッファ３および出力モ
ード時の双方向バッファ４の出力電圧を測定する場合、
入力バッファ１および入力モード時の双方向バッファ４
から入力する信号により、出力バッファ２、トライステ
ート出力バッファ３および出力モード時の双方向バッフ
ァ４の出力電圧を一定の出力レベルに固定し、テスタ内
の電圧測定回路あるいは、電流測定回路を接続し正常か
否かの判定を行っていた。

【０００４】従来のＬＳＩでは、図１１で用いているフ
リップフロップ１３のような記憶素子を用いた回路構成
が多く、入力信号はＬＳＩ外部入力端子９から入力バッ
ファ１、組み合わせ回路１４ａ、１４ｂ、１４ｃおよび
フリップフロップ１３等を経て出力されるので、入力信
号を与えた周期内に所望の出力電圧レベルをＬＳＩ外部
出力端子１０、１１およびＬＳＩ外部双方向端子１２か
ら得ることは困難であった。

【０００５】図１１に示すＬＳＩ１００においては、フ
リップフロップ１３を組み合わせ回路１４ａおよび１４
ｂの動作結果を保持するために使用しているので、少な
くとも少なくとも２周期分のテストパターンを印加する
ことによって、ＬＳＩ外部出力端子１０、１１、および
ＬＳＩ外部双方向端子１２の出力状態の判定が可能とな
る。このとき、測定対象である出力バッファ２、トライ
ステート出力バッファ３および出力モード時の双方向バ
ッファ４の全てが、共にＨｉｇｈまたはＬｏｗレベルの
電圧出力を同一周期内に出力することは、組み合わせ回
路１４ａ、１４ｂ、１４ｃの回路構成の関係上、通常は
困難であった。

【０００６】また、量産されているテスタのほとんど
は、同一の出力電圧値を持つ出力バッファ２あるいは、
トライステート出力バッファ３あるいは、出力モード時
の双方向バッファ４を同時にテストする機能しか持たな
い。しかし、ＬＳＩの全出力バッファが一斉に同一電圧
を出力することは、ほとんど有りえず、全ての測定対象
出力バッファに対して同時にＤＣテストを施すことは困
難である。さらに、信号ピン数が５１２ピン程度のＡＳ
ＩＣが多く開発されるようになり、全ての測定対象出力
バッファのＤＣテストを同時に行うことはほとんど不可
能となり、現状ではテストパターン数を増加させること
以外にＤＣテストを実現することはできない。

【０００７】しかも、従来のＬＳＩではＤＣテストのテ
ストパターンを、組み合わせ回路を含むＬＳＩの内部回
路を介して出力バッファに与えるため、出力バッファに
接続されたテスタによる測定時に、テスタから印加され
る電圧、電流によりＬＳＩの内部回路の論理状態が変化
することがある。

【０００８】例えば、双方向バッファ４のＤＣテストに
は、図１２に示すようなテスタ内のダイオードブリッジ
で構成されたダイナミックロード回路を接続して測定す
る。図１２に示すダイナミックロード回路は、ダイオー
ドブリッジＤＢと、その正電極側および負電極側に設け
たダイオードＤ１とダイオードＤ２と、ダイオードＤ１
と電源Ｖ３との間に接続された電流源Ｉ１と、ダイオー
ドＤ２と電源Ｖ１との間に接続された電流源Ｉ２と、ダ
イオードブリッジＤＢの一方の端部に接続された電源Ｖ
２とで構成され、ダイオードブリッジＤＢの他方の端部
Ｐに測定すべき端子が接続される回路である。

【０００９】この回路において、電源Ｖ３と測定端子と
の間に電位差が生じれば、その電位差に応じた電流が測
定端子に与えられ、逆に、電源Ｖ３と測定端子との間に
電位差が生じれば、その電位差に応じた電流が測定端子
から引き抜かれることになる。

【００１０】双方向バッファ４は自ら出力する信号をＬ
Ｓ１１００の内部回路に入力する構成となっているた
め、測定時に電流が引き抜かれ電圧が低下すると、例え
ばＬＳ１１００の内部回路にＨｉｇｈの信号が入力され
るべきところが、Ｌｏｗの信号が入力されることにな
り、ＬＳ１１００の内部回路の論理状態が変化すること
になる。

【００１１】このような予期せぬ内部回路の論理状態の
変化をリセットするため、全テストパターンを再入力す
る必要があり、ＤＣテストの時間が長くなることは避け
られなかった。

【００１２】また、順序回路に対するテストパターンの
作成を容易にする方法として、スキャン方式により順序
回路を設計する方法がある（以後スキャン設計と呼
称）。図１１に示すような従来のＬＳＩ１００の回路を
スキャン設計により設計したＬＳＩ２００を図１３に示
す。図１３に示すＬＳＩ２００は基本的には図１１に示
したＬＳＩ１００と同様であり、同じ構成には同じ符号
を付してあるが、ＬＳＩ１００におけるフリップフロッ
プ１３の代わりに直列に接続されたフリップフロップ２
３が用いられており、シフトフリップフロップ２３の入
力側には入力バッファ１を介してＳＩ（スキャンイン）
端子が、出力側には出力バッファを介してＳＯ（スキャ
ンアウト）端子が接続されている。

【００１３】スキャン設計は順序回路内部のメモリ素子
を回路の外部から簡単に制御、観測できるような構成と
し、テストパターンの作成を容易にするための設計方法
であるので、フリップフロップ２３をシリアルなシフト
レジスタとして構成し、ＤＣテスト時にはこのスキャン
パス（シフトパス）を介してテストパターンの読み出
し、書き込みを行うことにより、テストパターンの作成
がを容易になる。

【００１４】しかし、例えばこのＬＳＩ２００において
は、必要となるテストパターンは最少で１パターンであ
り、スキャンパスにデータをＳＩ端子からシリアルに入
力するため、１０個のフリップフロップ２３にＤＣテス
ト用のパターンを設定するには、１状態のテストにつき
１０周期を要することになる。大規模な回路では、１状
態のテストにつき数万周期を要する場合もあり、テスト
時間の減少にはつながらない。従ってスキャンパス設計
を用いた場合、テストパターンの作成時間は短縮される
が、テストの段階においては時間がかかることになる。
すなわち、量産されたＬＳＩのテストには長時間を要
し、コストがアップするという問題があった。

【００１５】

【発明が解決しようとする課題】以上説明したように、
通常の入出力バッファを用いたＬＳＩのＤＣテストにお
いては長時間を必要としていた。

【００１６】本発明は上記のような問題点を解消するた
めになされたもので、ＤＣテストを行うためのテストパ
ターン入力回数の削減およびテストパターン数の削減に
よるテスト時間の削減を実現することを目的としてい
る。

【００１７】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体集積回路は、論理回路を有する内部回路と、
該内部回路に入力信号を与える少なくとも１つの入力手
段と、前記内部回路からの出力信号を出力する少なくと
も１つの出力手段とを備えた半導体集積回路において、
前記出力手段は、該出力手段のＤＣテストを行うための
信号を出力するＤＣテスト容易化回路に接続され、前記
ＤＣテスト容易化回路は、前記内部回路を介さずに与え
られる制御信号を受けて、前記ＤＣテスト容易化回路に
ＤＣテストのためのテスト信号を与えるＤＣテスト制御
回路に接続されている。

【００１８】本発明に係る請求項２記載のＤＣテスト容
易化回路は、請求項１記載の半導体集積回路に用いるＤ
Ｃテスト容易化回路であって、前記テスト信号として第
１および第２のテスト信号を受け、前記第２のテスト信
号が第１の電位レベルにあるときは、前記第１のテスト
信号を前記出力手段に与え、前記第２のテスト信号が第
２の電位レベルにあるときは、前記内部回路からの前記
出力信号を前記出力手段に与える。

【００１９】本発明に係る請求項３記載のＤＣテスト容
易化回路は、前記ＤＣテスト容易化回路は、第１および
第２のトランスミッションゲートと、インバータとを備
え、前記第１のテスト信号は、前記第２のトランスミッ
ションゲートの入力端子に与えられ、前記第２のテスト
信号は、第１のトランスミッションゲートのＰチャネル
トランジスタ側の制御電極、第２のトランスミッション
ゲートのＮチャネルトランジスタ側の制御電極、および
前記インバータを介して、前記第１および第２のトラン
スミッションゲートのＮチャネルトランジスタ側および
Ｐチャネルトランジスタ側の制御電極にそれぞれ与えら
れ、前記出力信号が前記第１のトランスミッションゲー
トの入力端子に与えられ、前記第１および第２のトラン
スミッションゲートの出力端子は、共通に前記出力手段
に接続されている。

【００２０】請求項４記載のＤＣテスト容易化回路は、
請求項１記載の半導体集積回路に用いるＤＣテスト容易
化回路であって、前記半導体集積回路の前記出力手段
が、出力信号を制御するための出力制御信号を前記内部
回路から与えられるトライステートバッファで構成さ
れ、前記ＤＣテスト容易化回路が、前記テスト信号とし
て第１および第２のテスト信号を受け、前記第２のテス
ト信号が第１の電位レベルにあるときは、前記第１のテ
スト信号を前記トライステートバッファに与え、前記第
１のテスト信号が前記第１の電位レベルに、前記第２の
テスト信号が第２の電位レベルにあるときは、前記トラ
イステートバッファをハイインピーダンス状態に保ち、
前記第１および第２のテスト信号が共に前記第２の電位
レベルにあって、前記出力制御信号が前記第２の電位レ
ベルにあるときは、前記内部回路からの前記出力信号を
前記トライステートバッファに与える。

【００２１】請求項５記載のＤＣテスト容易化回路は、
第１ないし第４のトランスミッションゲートと、第１お
よび第２のインバータと、ＮＯＲゲートとを備え、前記
出力信号は、前記第１のトランスミッションゲートの入
力端子に与えられ、前記出力制御信号は、前記第３のト
ランスミッションゲートの入力端子に与えられ、前記第
１のテスト信号は、前記第２のトランスミッションゲー
トの入力端子に、前記第２のテスト信号は、前記第１の
インバータを介して前記第４のトランスミッションゲー
トの入力端子に与えられ、かつ、前記第１および第２の
テスト信号は前記ＮＯＲゲートの入力端子に与えられ、
前記ＮＯＲゲートの出力信号は、前記第１および第２の
トランスミッションゲートのＮチャネルトランジスタ側
およびＰチャネルトランジスタ側の制御電極、前記第３
および第４のトランスミッションゲートの、Ｎチャネル
トランジスタ側およびＰチャネルトランジスタ側の制御
電極にそれぞれ与えられ、かつ前記第２のインバータを
介して、前記第１のトランスミッションゲートのＰチャ
ネルトランジスタ側の制御電極、前記第４のトランスミ
ッションゲートのＮチャネルトランジスタ側の制御電
極、前記第２および第３のトランスミッションゲートの
Ｎチャネルトランジスタ側およびＰチャネルトランジス
タ側の制御電極にそれぞれ与えられ、前記第１および第
２のトランスミッションゲートの出力端子は、共通に前
記トライステートバッファの入力端子に接続され、前記
第３および第４のトランスミッションゲートの出力端子
は、共通に前記トライステートバッファの出力制御端子
に接続されている。

【００２２】請求項６記載のＤＣテスト制御回路は、請
求項１記載の半導体集積回路に用いるＤＣテスト制御回
路であって、前記制御信号として、第１の制御信号とク
ロック信号である第２の制御信号とを受け、前記テスト
信号として第１および第２のテスト信号を出力し、前記
第１の制御信号が第２の電位レベルにあるときは、前記
第２の制御信号に無関係に、前記第１および第２のテス
ト信号を第２の電位レベルに保ち、前記第１の制御信号
が第１の電位レベルにあるときは、前記第２の制御信号
のラッチによって作られた信号を前記第１および第２の
テスト信号として出力する。

【００２３】請求項７記載のＤＣテスト制御回路は、リ
セット端子を有する第１および第２のラッチ手段を備
え、前記第１のラッチ手段の入力端子は、自らの反転出
力端子に接続され、前記第１のラッチ手段の反転出力端
子は、ＸＯＲゲートの一方の入力端子に接続され、前記
ＸＯＲゲートの一方の入力端子は、前記第２のラッチ手
段の反転出力端子に接続され、前記ＸＯＲゲートの出力
端子は、前記第２のラッチ手段の入力端子に接続され、
前記第１の制御信号は、前記第１および第２のラッチ手
段のそれぞれのリセット端子に与えられ、前記第２の制
御信号は、前記第１および第２のラッチ手段のタイミン
グ信号端子に与えられ、前記第１および第２のテスト信
号は、前記第１および第２のラッチ手段のそれぞれの出
力端子から与えられる。

【００２４】

【作用】本発明に係る請求項１記載の半導体集積回路に
よれば、ＤＣテスト制御回路が制御信号を受けてＤＣテ
スト容易化回路にテスト信号を与え、ＤＣテスト容易化
回路が出力手段のＤＣテストのための信号を出力するの
で、出力手段のＤＣテストが内部回路を介さずに与えら
れる制御信号に基づいて行われる。

【００２５】本発明に係る請求項２記載のＤＣテスト容
易化回路によれば、第１および第２のテスト信号を受
け、第２のテスト信号が第１の電位レベルにあるとき
は、第１のテスト信号が出力手段に与えられ、第２のテ
スト信号が第２の電位レベルにあるときは、内部回路か
らの出力信号が出力手段に与えられるので、第２のテス
ト信号を第１の電位レベルにすることで、第１のテスト
信号により出力手段のＤＣテストを行うことができる。

【００２６】本発明に係る請求項３記載のＤＣテスト容
易化回路によれば、第１のトランスミッションゲートが
ＯＮ状態になることで内部回路からの出力信号が出力手
段に与えられ、第２のトランスミッションゲートがＯＮ
状態になることで第１のテスト信号が出力手段に与えら
れ、第１のテスト信号により出力手段のＤＣテストを行
うことができる。

【００２７】本発明に係る請求項４記載のＤＣテスト容
易化回路によれば、第１および第２のテスト信号を受
け、第２のテスト信号が第１の電位レベルにあるとき
は、第１のテスト信号がトライステートバッファに与え
られ、第１のテスト信号が第１の電位レベルに、第２の
テスト信号が第２の電位レベルにあるときは、トライス
テートバッファの出力がハイインピーダンス状態にな
り、第１および第２のテスト信号が共に第２の電位レベ
ルにあって、出力制御信号が第２の電位レベルにあると
きは、内部回路からの出力信号がトライステートバッフ
ァに与えられるので、第１のテスト信号を第１の電位レ
ベルに、第２のテスト信号を第２の電位レベルとし、続
いて、第２のテスト信号を第１の電位レベルにすること
で、トライステートバッファで構成された出力手段のＤ
Ｃテストを行うことができる。

【００２８】本発明に係る請求項５記載のＤＣテスト容
易化回路によれば、第１のトランスミッションゲートが
ＯＮ状態になることで内部回路からの出力信号がトライ
ステートバッファの入力端子に与えられ、第２のトラン
スミッションゲートがＯＮ状態になることで第１のテス
ト信号がトライステートバッファの入力端子に与えら
れ、第４のトランスミッションゲートがＯＮ状態になる
ことでトライステートバッファの出力がハイインピーダ
ンス状態になるので、トライステートバッファで構成さ
れた出力手段のＤＣテストを行うことができる。

【００２９】本発明に係る請求項６記載のＤＣテスト制
御回路によれば、第１の制御信号とクロック信号である
第２の制御信号とを受け、第１の制御信号が第２の電位
レベルにあるときは、第２の制御信号に無関係に第１お
よび第２のテスト信号が第２の電位レベルに保たれ、第
１の制御信号が第１の電位レベルにあるときは、第２の
制御信号のラッチによって作られた信号が、第１および
第２のテスト信号として出力されるので、第１の制御信
号を第１の電位レベルにすることで、ＤＣテスト容易化
回路にＤＣテストを行うための第１および第２のテスト
信号を与えることができる。

【００３０】本発明に係る請求項７記載のＤＣテスト制
御回路によれば、第１の制御信号により第１および第２
のラッチ手段のリセット状態を解除することにより、第
２の制御信号が第１および第２のラッチ手段においてラ
ッチされ、第１および第２のテスト信号として出力され
るので、ＤＣテスト容易化回路にＤＣテストを行うため
の第１および第２のテスト信号を得ることができる。

【００３１】

【実施例】

＜第１の実施例＞図１に本発明に係る第１の実施例とし
て、ＤＣテストを容易化するための半導体集積回路の構
成を示す。図１において、８個の入力バッファ１が、内
部回路１８に接続され、内部回路１８の出力がＤＣテス
ト容易化回路である、出力バッファ用ＤＣテスト容易化
回路５、トライステート出力バッファ用ＤＣテスト容易
化回路６、双方向バッファ用ＤＣテスト容易化回路６ａ
に接続されている。また、出力バッファ用ＤＣテスト容
易化回路５、トライステート出力バッファ用ＤＣテスト
容易化回路６、双方向バッファ用ＤＣテスト容易化回路
６ａは、ＤＣテスト制御回路７にそれぞれ接続されてい
る。ここで、ＤＣテスト制御回路７にはクロック入力ピ
ンＣＬＫおよびリセット入力ピンＲＳＴが接続されてお
り、クロック入力ピンＣＬＫは内部回路８にも接続され
ている。

【００３２】出力バッファ用ＤＣテスト容易化回路５、
トライステート出力バッファ用ＤＣテスト容易化回路
６、双方向バッファ用ＤＣテスト容易化回路６ａの出力
側には、それぞれ出力バッファ２、トライステート出力
バッファ３、トライステート出力バッファ４１とバッフ
ァ４２とからなる双方向バッファ４が接続され、出力バ
ッファ２にはＬＳＩ外部出力端子１０が接続され、トラ
イステート出力バッファにはＬＳＩ外部出力端子１１が
接続され、双方向バッファにはＬＳＩ外部双方向端子が
接続されている。

【００３３】ここで内部回路８は、例えば図１１を用い
て説明した従来のＬＳＩ１００における組み合わせ回路
１４ａ、１４ｂ、１４ｃおよびフリップフロップ１３な
どで構成された回路であって、その論理動作には留意し
ないという意味で不定形な形状で示されている。

【００３４】このような構成の半導体集積回路は、クロ
ック入力ピンＣＬＫおよびリセット入力ピンＲＳＴから
与えられるクロック信号およびリセット信号によってＤ
Ｃテスト制御回路７がテスト信号を生成し、出力バッフ
ァ用ＤＣテスト容易化回路５、トライステート出力バッ
ファ用ＤＣテスト容易化回路６、双方向バッファ用ＤＣ
テスト容易化回路６ａがテスト信号を受けて、それぞれ
出力バッファ２、トライステート出力バッファ３、双方
向バッファ４に対してテストパターンを与える。

【００３５】従って、本発明に係る半導体集積回路によ
れば、テストパターンが内部回路８を介さずに与えられ
ることになり、テストパターンが内部回路８を介して与
えられる場合に比べて、ＤＣテストを行うためのテスト
パターンの入力回数が削減され、テスト時間を削減する
ことができる。

【００３６】＜第２の実施例＞図２に本発明に係る第２
の実施例として、ＤＣテスト容易化出力バッファ１５の
構成を示す。図２（ａ）において、ＤＣテスト容易化出
力バッファ１５の入力側には、入力端子Ａ、テスト用端
子Ｔ１およびＴ２が設けられ、出力側には出力端子ＰＡ
Ｄが設けられている。図２（ｂ）に示すように、ＤＣテ
スト容易化出力バッファ１５は、従来からの出力バッフ
ァ２に出力バッファ用ＤＣテスト容易化回路５を付加し
た構成であり、出力バッファ用ＤＣテスト容易化回路５
に入力端子Ａ、テスト用端子Ｔ１およびＴ２が設けら
れ、その出力がトライステート出力バッファ３に与えら
れ、トライステート出力バッファ３の出力側に出力端子
ＰＡＤが設けられている構成である。

【００３７】次に図３を用いて出力バッファ用ＤＣテス
ト容易化回路５の構成について説明する。図３におい
て、ＰチャネルトランジスタとＮチャネルトランジスタ
を並列に接続して構成されたトランスミッションゲート
１８および１８ａの、それぞれのＮチャネルトランジス
タ側およびＰチャネルトランジスタ側のゲート電極が接
続され、トランスミッションゲート１８および１８ａの
それぞれの入力端子には入力端子Ａおよびテスト用端子
Ｔ１が接続され、トランスミッションゲート１８および
１８ａの、それぞれのＮチャネルトランジスタ側および
Ｐチャネルトランジスタ側のゲート電極はインバータ１
９を介してテスト用端子Ｔ２に接続されている。またテ
スト用端子Ｔ２は、トランスミッションゲート１８のＰ
チャネルトランジスタ側のゲート電極およびトランスミ
ッションゲート１８ａのＮチャネルトランジスタ側のゲ
ート電極にも接続されている。トランスミッションゲー
ト１８および１８ａの出力端子は共通に出力バッファ２
の入力端子に接続されている。

【００３８】次に図４を用いて出力バッファ用ＤＣテス
ト容易化回路５の動作について説明する。図４は出力バ
ッファ用ＤＣテスト容易化回路５の動作を示すタイミン
グチャートであり、１周期ごとに縦線で区分されてい
る。図中に示す「Ｘ」はＤｏｎ’ｔ ｃａｒｅを表し、
「Ｚ」はハイインピーダンス状態を表す。また、電位レ
ベルの高低は、Ｈｉｇｈ、Ｌｏｗの表示で、タイミング
チャートの右側に示す。なお、これらは他の図に示すタ
イミングチャートについても同様である。

【００３９】図４において、テスト用端子Ｔ２の信号レ
ベルがＬｏｗである期間は、出力端子ＰＡＤからは、テ
スト用端子Ｔ１からの信号に無関係に、入力端子Ａから
入力される信号が出力され、一方、テスト用端子Ｔ２の
信号レベルがＨｉｇｈである期間は、出力端子ＰＡＤか
らは、入力端子Ａからの信号に無関係に、テスト用端子
Ｔ１から入力される信号が出力されることが示されてい
る。すなわち、出力バッファ用ＤＣテスト容易化回路５
は、テスト用端子Ｔ２の信号により、入力端子Ａあるい
はテスト用端子Ｔ１の信号一方のみを選択的に出力バッ
ファ２から出力させることができる回路である。

【００４０】このような出力バッファ用ＤＣテスト容易
化回路５を用いることで、出力バッファ２のＤＣテスト
時（以下テストモード時と呼称）には、テスト用端子Ｔ
２の信号レベルをＨｉｇｈに保ち、テスト用端子Ｔ１に
ＨｉｇｈおよびＬｏｗの信号を１周期ずつ交互に与える
ことで、出力端子ＰＡＤにＨｉｇｈおよびＬｏｗの信号
が２周期の間に交互に得られることになる。

【００４１】また、出力バッファ２のＤＣテストを行わ
ない時（以下システム動作時と呼称）には、テスト用端
子Ｔ２の信号レベルをＬｏｗに保つことで、入力端子Ａ
の信号を出力端子ＰＡＤに出力することができる。

【００４２】＜第３の実施例＞図５に本発明に係る第３
の実施例として、ＤＣテスト容易化トライステート出力
バッファ１６の構成を示す。図５（ａ）において、ＤＣ
テスト容易化トライステート出力バッファ１６の入力側
には、入力端子Ａ、テスト用端子Ｔ１およびＴ２が設け
られ、出力側には出力端子ＰＡＤが設けられている。ま
た、これらとは別に出力制御端子Ｃが設けられている。

【００４３】図５（ｂ）に示すように、ＤＣテスト容易
化トライステート出力バッファ１６は、従来からのトラ
イステート出力バッファ３にトライステート出力バッフ
ァ用ＤＣテスト容易化回路６を付加した構成であり、出
力バッファ用ＤＣテスト容易化回路５に入力端子Ａ、出
力制御端子Ｃ、テスト用端子Ｔ１およびＴ２が設けら
れ、その出力が出力バッファ２に与えられ、出力バッフ
ァ２の出力側に出力端子ＰＡＤが設けられている構成で
ある。

【００４４】次に図６を用いてトライステート出力バッ
ファ用ＤＣテスト容易化回路６の構成について説明す
る。図６において、ＰチャネルトランジスタとＮチャネ
ルトランジスタを並列に接続して構成されたトランスミ
ッションゲート１８および１８ａの、それぞれのＮチャ
ネルトランジスタ側およびＰチャネルトランジスタ側の
ゲート電極が共通に接続され、また、トランスミッショ
ンゲート１８ｂと１８ｃの、それぞれのＮチャネルトラ
ンジスタ側およびＰチャネルトランジスタ側のゲート電
極が共通に接続されている。さらに、トランスミッショ
ンゲート１８、１８ａ、１８ｂ、１８ｃのそれぞれの入
力端子には入力端子Ａ、テスト用端子Ｔ１、出力制御端
子Ｃ、インバータ１９の出力端子が接続されている。な
お、インバータ１９の入力端子はテスト用端子Ｔ２に接
続されているので、トランスミッションゲート１８ｃの
入力端子にはテスト用端子Ｔ２の反転信号が与えられる
ことになる。

【００４５】テスト用端子Ｔ１およびＴ２はＮＯＲゲー
ト２０にも接続され、その出力端子はトランスミッショ
ンゲート１８および１８ａの、それぞれのＮチャネルト
ランジスタ側およびＰチャネルトランジスタ側のゲート
電極、およびトランスミッションゲート１８ｂと１８ｃ
の、それぞれのＮチャネルトランジスタ側およびＰチャ
ネルトランジスタ側のゲート電極に接続され、さらにイ
ンバータ１９ａを介して、トランスミッションゲート１
８ａと１８ｂとの接続点、およびトランスミッションゲ
ート１８のＰチャネルトランジスタ側ゲート電極とトラ
ンスミッションゲート１８ｃのＮチャネルトランジスタ
側ゲート電極とに接続されている。

【００４６】また、トランスミッションゲート１８およ
び１８ａの出力端子は共通にトライステート出力バッフ
ァ３の入力端子に接続され、トランスミッションゲート
１８ｂおよび１８ｃの出力端子は共通にトライステート
出力バッファ３の出力制御端子に接続されている。

【００４７】次に図７を用いてトライステート出力バッ
ファ用ＤＣテスト容易化回路６の動作について説明す
る。図７はトライステート出力バッファ用ＤＣテスト容
易化回路６の動作を示すタイミングチャートであり、１
周期ごとに縦線で区分されている。

【００４８】図７において、テスト用端子Ｔ１およびＴ
２の信号が共にＬｏｗであって、出力制御端子Ｃの信号
がＨｉｇｈである期間は、入力端子Ａの信号にかかわら
ず出力端子ＰＡＤはハイインピーダンス状態となる。し
かし、出力制御端子Ｃの信号がＬｏｗになると、入力端
子Ａの信号が出力端子ＰＡＤに出力されることになる。

【００４９】また、テスト用端子Ｔ１の信号がＨｉｇｈ
であって、テスト用端子Ｔ２の信号がＬｏｗである場に
は、入力端子Ａおよび出力制御端子Ｃの信号に無関係に
出力端子ＰＡＤはハイインピーダンス状態となる。

【００５０】さらに、テスト用端子Ｔ２の信号がＨｉｇ
ｈである場合には、入力端子Ａおよび出力制御端子Ｃの
信号に無関係に、テスト用端子Ｔ１の信号が出力端子Ｐ
ＡＤに出力されることになる。

【００５１】すなわち、トライステート出力バッファ用
ＤＣテスト容易化回路６は、テスト用端子Ｔ１およびＴ
２の信号の組み合わせにより、入力端子Ａあるいはテス
ト用端子Ｔ１の信号一方のみを選択的にトライステート
出力バッファ３から出力させることができる回路であ
る。

【００５２】このようなトライステート出力バッファ用
ＤＣテスト容易化回路６を用いることで、トライステー
ト出力バッファ３のテストモード時には、テスト用端子
Ｔ２の信号レベルをＨｉｇｈに保ち、テスト用端子Ｔ１
にＨｉｇｈおよびＬｏｗの信号を１周期ずつ交互に与え
ることで、出力端子ＰＡＤにＨｉｇｈおよびＬｏｗの信
号が２周期の間に交互に得られ、テスト用端子Ｔ２の信
号レベルをＬｏｗに保ち、テスト用端子Ｔ１の信号を１
周期の間、Ｈｉｇｈにすることで、出力端子ＰＡＤを１
周期の間、ハイインピーダンスに保つことができるの
で、トライステート出力バッファ３のＤＣテストを３周
期で実施することができる。

【００５３】また、トライステート出力バッファ３のシ
ステム動作時には、テスト用端子Ｔ１およびＴ２の信号
を共にＬｏｗとし、出力制御端子Ｃの信号をＬｏｗに保
つことで、入力端子Ａの信号を出力端子ＰＡＤに出力す
ることができる。

【００５４】＜第４の実施例＞図８に本発明に係る第４
の実施例として、ＤＣテスト容易化双方向バッファ１７
の構成を示す。図８（ａ）において、ＤＣテスト容易化
双方向バッファ１７の入力側には、入力端子Ａ、テスト
用端子Ｔ１およびＴ２が設けられ、出力側には出力端子
ＰＡＤが設けられている。また、これらとは別に出力制
御端子Ｃが設けられている。

【００５５】図８（ｂ）に示すように、ＤＣテスト容易
化双方向バッファ１７は、トライステート出力バッファ
４１とバッファ４２とからなる従来からの双方向バッフ
ァ４に双方向バッファ用ＤＣテスト容易化回路６ａを付
加した構成であり、双方向バッファ用ＤＣテスト容易化
回路６ａに入力端子Ａ、出力制御端子Ｃ、テスト用端子
Ｔ１およびＴ２が設けられ、その出力がトライステート
出力バッファ４１に与えられ、トライステート出力バッ
ファ４１の出力側に出力端子ＰＡＤが設けられている構
成である。なお、出力端子ＰＡＤには、出力端子ＰＡＤ
を入力端子として入力される信号のためのバッファ４２
が接続されているが、本発明とは関係が薄いので以後は
説明を省略する。

【００５６】ここで、双方向バッファ用ＤＣテスト容易
化回路６ａの構成は、第３の実施例において図６を用い
て説明した、トライステート出力バッファ用ＤＣテスト
容易化回路６と同一であるので、図および説明は省略す
る。従ってその動作を示すタイミングチャートも、図７
に示したタイミングチャートと同一であるので、図およ
び説明は省略する。

【００５７】このような双方向バッファ用ＤＣテスト容
易化回路６ａを用いることで、双方向バッファ３のテス
トモード時には、テスト用端子Ｔ２の信号レベルをＨｉ
ｇｈに保ち、テスト用端子Ｔ１にＨｉｇｈおよびＬｏｗ
の信号を１周期ずつ交互に与えることで、出力端子ＰＡ
ＤにＨｉｇｈおよびＬｏｗの信号が２周期の間に交互に
得られ、テスト用端子Ｔ２の信号レベルをＬｏｗに保
ち、テスト用端子Ｔ１の信号を１周期の間、Ｈｉｇｈに
することで、出力端子ＰＡＤを１周期の間、ハイインピ
ーダンスに保つことができるので、双方向バッファ４の
ＤＣテストを３周期で実施することができる。

【００５８】また、双方向バッファ４のシステム動作時
には、テスト用端子Ｔ１およびＴ２の信号を共にＬｏｗ
とし、出力制御端子Ｃの信号をＬｏｗに保つことで、入
力端子Ａの信号を出力端子ＰＡＤに出力することができ
る。

【００５９】＜第５の実施例＞図９に本発明に係る第５
の実施例として、ＤＣテスト制御回路７の構成を示す。
図９に示すように、ＤＣテスト制御回路７はリセット端
子付きフリップフロップ２２および２２ａと、ＸＯＲゲ
ート２１とで構成された２ビットカウンタ回路である。
図９において、リセット端子付きフリップフロップ２２
のデータ入力端子Ｄは反転出力端子Ｑ’に接続され、反
転出力端子Ｑ’はＸＯＲゲート２１の入力端子の１つに
接続されている。ＸＯＲゲート２１の出力端子はリセッ
ト端子付きフリップフロップ２２ａのデータ入力端子Ｄ
に接続され、ＸＯＲゲート２１の他の入力端子はリセッ
ト端子付きフリップフロップ２２ａの反転出力端子Ｑ’
に接続されている。また、リセット端子付きフリップフ
ロップ２２および２２ａの出力端子Ｑはそれぞれテスト
用端子Ｔ１およびＴ２に接続されている。

【００６０】ここで、クロック入力ピンＣＬＫおよびリ
セット入力ピンＲＳＴはリセット端子付きフリップフロ
ップ２２および２２ａの、それぞれのタイミング信号入
力端子Ｔおよびリセット端子Ｒに接続されている。

【００６１】次に図１０を用いてＤＣテスト制御回路７
の動作について説明する。図１０はＤＣテスト制御回路
７の動作を示すタイミングチャートであり、１周期ごと
に縦線で区分されている。

【００６２】図１０おいて、リセット入力ピンＲＳＴの
信号がＬｏｗである期間は、リセット端子付きフリップ
フロップ２２および２２ａがリセット状態にあって、ク
ロック入力ピンＣＬＫの信号に無関係にテスト用端子Ｔ
１およびＴ２の信号がＬｏｗとなる。

【００６３】一方、リセット入力ピンＲＳＴの信号がＨ
ｉｇｈになると、クロック入力ピンＣＬＫの信号の立ち
上がりのタイミングで、テスト用端子Ｔ１の信号がＨｉ
ｇｈになり、次のクロック入力ピンＣＬＫの信号の立ち
上がりのタイミングでＬｏｗになる。これがリセット入
力ピンＲＳＴの信号がＨｉｇｈの期間において繰り返さ
れる。また、テスト用端子Ｔ２の信号は、テスト用端子
Ｔ１の信号の立ち下がりのタイミングでＨｉｇｈにな
り、次のテスト用端子Ｔ１の信号の立ち上がりのタイミ
ングでＬｏｗになる。これがリセット入力ピンＲＳＴの
信号がＨｉｇｈの期間において繰り返される。

【００６４】すなわち、ＤＣテスト制御回路７は、リセ
ット入力ピンＲＳＴの信号をＨｉｇｈに保ち、クロック
入力ピンＣＬＫにクロック信号を与えることにより、テ
スト用端子Ｔ１およびＴ２に周期的な信号を出力できる
回路である。

【００６５】このようなＤＣテスト制御回路７を用いる
ことで、テストモード時は、ＤＣテスト制御回路７のリ
セット入力ピンＲＳＴの信号をＨｉｇｈに保ち、クロッ
ク入力ピンＣＬＫにクロック信号を与えることにより、
テスト用端子Ｔ１およびＴ２から、出力バッファ用ＤＣ
テスト容易化回路５、トライステート出力バッファ用Ｄ
Ｃテスト容易化回路６、双方向バッファ用ＤＣテスト容
易化回路６ａのそれぞれのテスト用端子Ｔ１およびＴ２
に周期的な信号を与え、テスト用端子Ｔ１およびＴ２の
信号の組み合わせにより、ＤＣテスト容易化出力バッフ
ァ１５、ＤＣテスト容易化トライステート出力バッファ
１６、ＤＣテスト容易化双方向バッファ１７のそれぞれ
の出力端子ＰＡＤに、所望の信号を出力させることがで
きる。

【００６６】また、システム動作時には、リセット入力
ピンＲＳＴの信号をＬｏｗにすることにより、ＤＣテス
ト容易化出力バッファ１５、ＤＣテスト容易化トライス
テート出力バッファ１６、ＤＣテスト容易化双方向バッ
ファ１７のそれぞれの入力端子Ａの信号を出力端子ＰＡ
Ｄに出力することができる。

【００６７】なお、ＤＣテスト制御回路７を用いずに、
出力バッファ用ＤＣテスト容易化回路５、トライステー
ト出力バッファ用ＤＣテスト容易化回路６、双方向バッ
ファ用ＤＣテスト容易化回路６ａのそれぞれのテスト用
端子に個別にテストパターンを与えることによっても、
ＤＣテストを行うことは可能であるが、ＤＣテスト制御
回路７を用いて統括的にテストパターンを与えること
で、多数の出力手段を有する半導体集積回路においても
効率的なＤＣテストが可能となる。

【００６８】

【発明の効果】本発明に係る請求項１記載の半導体集積
回路によれば、ＤＣテスト制御回路が制御信号を受けて
ＤＣテスト容易化回路にテスト信号を与え、ＤＣテスト
容易化回路が出力手段のＤＣテストのための信号を出力
することで、出力手段のＤＣテストが内部回路を介さず
に与えられる制御信号に基づいて行われるので、内部回
路を介してＤＣテストを行う場合に比べて、ＤＣテスト
のための信号の入力回数が削減され、テスト時間を削減
することができる。

【００６９】本発明に係る請求項２記載のＤＣテスト容
易化回路によれば、第２のテスト信号を第１の電位レベ
ルにすることで、第１のテスト信号により出力手段のＤ
Ｃテストを行うことができるので、出力手段のＤＣテス
トを短時間で、容易に行うことができる効果がある。

【００７０】本発明に係る請求項３記載のＤＣテスト容
易化回路によれば、出力手段のＤＣテストを短時間で、
容易に行うための実際的なＤＣテスト容易化回路が得ら
れる。

【００７１】本発明に係る請求項４記載のＤＣテスト容
易化回路によれば、第１のテスト信号を第１の電位レベ
ルに、第２のテスト信号を第２の電位レベルとし、続い
て、第２のテスト信号を第１の電位レベルにすること
で、トライステートバッファで構成された出力手段のＤ
Ｃテストを短時間で、容易に行うことができる効果があ
る。

【００７２】本発明に係る請求項５記載のＤＣテスト容
易化回路によれば、トライステートバッファで構成され
た出力手段のＤＣテストを短時間で、容易に行うための
実際的なＤＣテスト容易化回路が得られる。

【００７３】本発明に係る請求項６記載のＤＣテスト制
御回路によれば、第１の制御信号を第１の電位レベルに
することで、ＤＣテスト容易化回路にＤＣテストを行う
ための第１および第２のテスト信号を与えることができ
るので、ＤＣテスト容易化回路の動作の制御を統括して
行うことができ、複数の出力手段を有する半導体集積回
路のＤＣテストを効率的に行うことができる。

【００７４】本発明に係る請求項７記載のＤＣテスト制
御回路によれば、ＤＣテスト容易化回路にＤＣテストを
行うための第１および第２のテスト信号を与え、ＤＣテ
スト容易化回路の動作の制御を統括して行うことができ
る実際的なＤＣテスト制御回路が得られる。

【図面の簡単な説明】

【図１】 本発明に係る第１の実施例である半導体集積
回路の構成を示す図である。

【図２】 本発明に係る第２の実施例であるＤＣテスト
容易化回路の構成を示す図である。

【図３】 本発明に係る第２の実施例であるＤＣテスト
容易化回路の回路図である。

【図４】 本発明に係る第２の実施例であるＤＣテスト
容易化回路の動作を示すタイミングチャートである。

【図５】 本発明に係る第３の実施例であるＤＣテスト
容易化回路の構成を示す図である。

【図６】 本発明に係る第３の実施例であるＤＣテスト
容易化回路の回路図である。

【図７】 本発明に係る第３の実施例であるＤＣテスト
容易化回路の動作を示すタイミングチャートである。

【図８】 本発明に係る第４の実施例であるＤＣテスト
容易化回路の構成を示す図である。

【図９】 本発明に係る第５の実施例であるＤＣテスト
制御回路の回路図である。

【図１０】 本発明に係る第５の実施例であるＤＣテス
ト制御回路の動作を示すタイミングチャートである。

【図１１】 従来の半導体集積回路の構成を示す図であ
る。

【図１２】 半導体集積回路のＤＣテストを行うための
テスタ内のダイナミックロード回路の構成を示す図であ
る。

【図１３】 スキャン設計により設計した従来の半導体
集積回路の構成を示す図である。

【符号の説明】

５ 出力バッファ用ＤＣテスト容易化回路、６ トライ
ステート出力バッファ用ＤＣテスト容易化回路、６ａ
双方向バッファ用ＤＣテスト容易化回路、７ＤＣテスト
制御回路、８ 内部回路、１５ ＤＣテスト容易化出力
バッファ、１６ ＤＣテスト容易化トライステート出力
バッファ、１７ ＤＣテスト容易化双方向バッファ、１
８，１８ａ，１８ｂ，１８ｃ トライステートバッフ
ァ、１９，１９ａ インバータ、２０ ＮＯＲゲート、
２１ ＸＯＲゲート、２２ リセット端子付きフリップ
フロップ、Ａ 入力端子、ＰＡＤ 出力端子、Ｔ１，Ｔ
２テスト用端子、ＣＬＫ クロック入力ピン、ＲＳＴ
リセット入力ピン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7514−4Ｍ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 論理回路を有する内部回路と、該内部回
   路に入力信号を与える少なくとも１つの入力手段と、前
   記内部回路からの出力信号を出力する少なくとも１つの
   出力手段とを備えた半導体集積回路において、 前記出力手段は、該出力手段のＤＣテストを行うための
   信号を出力するＤＣテスト容易化回路に接続され、 前記ＤＣテスト容易化回路は、前記内部回路を介さずに
   与えられる制御信号を受けて、前記ＤＣテスト容易化回
   路にＤＣテストのためのテスト信号を与えるＤＣテスト
   制御回路に接続されていることを特徴とする半導体集積
   回路。
2. 【請求項２】 請求項１記載の半導体集積回路のＤＣテ
   スト容易化回路であって、 前記テスト信号として第１および第２のテスト信号を受
   け、 前記第２のテスト信号が第１の電位レベルにあるとき
   は、前記第１のテスト信号を前記出力手段に与え、 前記第２のテスト信号が第２の電位レベルにあるとき
   は、前記内部回路からの前記出力信号を前記出力手段に
   与えることを特徴とするＤＣテスト容易化回路。
3. 【請求項３】 前記ＤＣテスト容易化回路は、第１およ
   び第２のトランスミッションゲートと、インバータとを
   備え、 前記第１のテスト信号は、前記第２のトランスミッショ
   ンゲートの入力端子に与えられ、 前記第２のテスト信号は、第１のトランスミッションゲ
   ートのＰチャネルトランジスタ側の制御電極、第２のト
   ランスミッションゲートのＮチャネルトランジスタ側の
   制御電極、および前記インバータを介して、前記第１お
   よび第２のトランスミッションゲートのＮチャネルトラ
   ンジスタ側およびＰチャネルトランジスタ側の制御電極
   にそれぞれ与えられ、 前記出力信号が前記第１のトランスミッションゲートの
   入力端子に与えられ、 前記第１および第２のトランスミッションゲートの出力
   端子は、共通に前記出力手段に接続されていることを特
   徴とする請求項２記載のＤＣテスト容易化回路。
4. 【請求項４】 請求項１記載の半導体集積回路のＤＣテ
   スト容易化回路であって、 前記半導体集積回路の前記出力手段が、出力信号を制御
   するための出力制御信号を前記内部回路から与えられる
   トライステートバッファで構成され、 前記ＤＣテスト容易化回路が、前記テスト信号として第
   １および第２のテスト信号を受け、 前記第２のテスト信号が第１の電位レベルにあるとき
   は、前記第１のテスト信号を前記トライステートバッフ
   ァに与え、 前記第１のテスト信号が前記第１の電位レベルに、前記
   第２のテスト信号が第２の電位レベルにあるときは、前
   記トライステートバッファをハイインピーダンス状態に
   保ち、 前記第１および第２のテスト信号が共に前記第２の電位
   レベルにあって、前記出力制御信号が前記第２の電位レ
   ベルにあるときは、前記内部回路からの前記出力信号を
   前記トライステートバッファに与えることを特徴とする
   ＤＣテスト容易化回路。
5. 【請求項５】 前記ＤＣテスト容易化回路は、第１ない
   し第４のトランスミッションゲートと、第１および第２
   のインバータと、ＮＯＲゲートとを備え、 前記出力信号は、前記第１のトランスミッションゲート
   の入力端子に与えられ、 前記出力制御信号は、前記第３のトランスミッションゲ
   ートの入力端子に与えられ、 前記第１のテスト信号は、前記第２のトランスミッショ
   ンゲートの入力端子に、前記第２のテスト信号は、前記
   第１のインバータを介して前記第４のトランスミッショ
   ンゲートの入力端子に与えられ、かつ、前記第１および
   第２のテスト信号は前記ＮＯＲゲートの入力端子に与え
   られ、 前記ＮＯＲゲートの出力信号は、前記第１および第２の
   トランスミッションゲートのＮチャネルトランジスタ側
   およびＰチャネルトランジスタ側の制御電極、前記第３
   および第４のトランスミッションゲートの、Ｎチャネル
   トランジスタ側およびＰチャネルトランジスタ側の制御
   電極にそれぞれ与えられ、かつ前記第２のインバータを
   介して、前記第１のトランスミッションゲートのＰチャ
   ネルトランジスタ側の制御電極、前記第４のトランスミ
   ッションゲートのＮチャネルトランジスタ側の制御電
   極、前記第２および第３のトランスミッションゲートの
   Ｎチャネルトランジスタ側およびＰチャネルトランジス
   タ側の制御電極にそれぞれ与えられ、 前記第１および第２のトランスミッションゲートの出力
   端子は、共通に前記トライステートバッファの入力端子
   に接続され、 前記第３および第４のトランスミッションゲートの出力
   端子は、共通に前記トライステートバッファの出力制御
   端子に接続されていることを特徴とする請求項４記載の
   ＤＣテスト容易化回路。
6. 【請求項６】 請求項１記載の半導体集積回路のＤＣテ
   スト制御回路であって、 前記制御信号として、第１の制御信号とクロック信号で
   ある第２の制御信号とを受け、前記テスト信号として第
   １および第２のテスト信号を出力し、 前記第１の制御信号が第２の電位レベルにあるときは、
   前記第２の制御信号に無関係に、前記第１および第２の
   テスト信号を第２の電位レベルに保ち、 前記第１の制御信号が第１の電位レベルにあるときは、
   前記第２の制御信号のラッチによって作られた信号を前
   記第１および第２のテスト信号として出力することを特
   徴とするＤＣテスト制御回路。
7. 【請求項７】 前記ＤＣテスト制御回路は、リセット端
   子を有する第１および第２のラッチ手段を備え、 前記第１のラッチ手段の入力端子は、自らの反転出力端
   子に接続され、 前記第１のラッチ手段の反転出力端子は、ＸＯＲゲート
   の一方の入力端子に接続され、 前記ＸＯＲゲートの一方の入力端子は、前記第２のラッ
   チ手段の反転出力端子に接続され、 前記ＸＯＲゲートの出力端子は、前記第２のラッチ手段
   の入力端子に接続され、 前記第１の制御信号は、前記第１および第２のラッチ手
   段のそれぞれのリセット端子に与えられ、 前記第２の制御信号は、前記第１および第２のラッチ手
   段のタイミング信号端子に与えられ、 前記第１および第２のテスト信号は、前記第１および第
   ２のラッチ手段のそれぞれの出力端子から与えられるこ
   とを特徴とする請求項６記載のＤＣテスト制御回路。