JPS6222086A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6222086A JPS6222086A JP60163334A JP16333485A JPS6222086A JP S6222086 A JPS6222086 A JP S6222086A JP 60163334 A JP60163334 A JP 60163334A JP 16333485 A JP16333485 A JP 16333485A JP S6222086 A JPS6222086 A JP S6222086A
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- JP
- Japan
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- circuit
- output
- section
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に検査を容易にでき
る半導体集積回路に関する。
る半導体集積回路に関する。
従来、この糧の半導体集積回路においては、直流特性の
検査を容易にするような検査制御部を特に備えておらず
、例えば出力端子の論理″″０”あるいは論理１１”で
の電圧レベルが許容値以内であるかどうかの検査におい
ては、機能試験パターンを利用して注目している出力端
子が論理′″０”あるいは論理″″ｌ”になる時点で動
作を一時停止して出力レベルを測定して検査していた。
検査を容易にするような検査制御部を特に備えておらず
、例えば出力端子の論理″″０”あるいは論理１１”で
の電圧レベルが許容値以内であるかどうかの検査におい
ては、機能試験パターンを利用して注目している出力端
子が論理′″０”あるいは論理″″ｌ”になる時点で動
作を一時停止して出力レベルを測定して検査していた。
上述した従来の半導体集積回路の直流特性の測定におい
ては、集積度の向上に伴っである特定の出力端子を論理
″″０”あるいは論理１１”にするために多数の入力端
子に多数の入カバターンを与えて論理回路を動作させる
必要がある。例えば１６ピツトのアドレスカウンタのオ
ーバフローに関与している出力端子は、初期状態から２
個のクロック信号を与えなければ所望の出力状態にで
き“ない。さらに集積度の向上に伴ってこのような出力
端子の数が増加し、しかも同一条件で多数の出力端子を
同時に所望の出力状態にできないため、検査プログラム
の生成に多大の労力を費やせねばならないばかりでなく
、検査時間も長くなるという欠点がある。
ては、集積度の向上に伴っである特定の出力端子を論理
″″０”あるいは論理１１”にするために多数の入力端
子に多数の入カバターンを与えて論理回路を動作させる
必要がある。例えば１６ピツトのアドレスカウンタのオ
ーバフローに関与している出力端子は、初期状態から２
個のクロック信号を与えなければ所望の出力状態にで
き“ない。さらに集積度の向上に伴ってこのような出力
端子の数が増加し、しかも同一条件で多数の出力端子を
同時に所望の出力状態にできないため、検査プログラム
の生成に多大の労力を費やせねばならないばかりでなく
、検査時間も長くなるという欠点がある。
またこれらの半導体集積回路は、回路基板に実装された
あとインサーキットテストと呼ばれる方法で１個ずつ機
能検査される場合がある。この機能検査は、検査すべき
半導体集積回路の種類に応じ準備されたそれぞれ個有の
プログラムによって実施される。このとき、インサーキ
ットテスタから検査対象となる半導体集積回路に与えら
れる入力レベルパターンは強制的で、前段集積回路の出
力状態を考慮せず全く関係をもたないレベル信号である
。このため前段の集積回路が０ＭＯ８構成である場合に
は、しばしばこの検査で破壊されてしまうという問題が
ある。
あとインサーキットテストと呼ばれる方法で１個ずつ機
能検査される場合がある。この機能検査は、検査すべき
半導体集積回路の種類に応じ準備されたそれぞれ個有の
プログラムによって実施される。このとき、インサーキ
ットテスタから検査対象となる半導体集積回路に与えら
れる入力レベルパターンは強制的で、前段集積回路の出
力状態を考慮せず全く関係をもたないレベル信号である
。このため前段の集積回路が０ＭＯ８構成である場合に
は、しばしばこの検査で破壊されてしまうという問題が
ある。
本発明の半導体集積回路は、入力バッファ部と、該入力
バッファ部に接続された内部論理回路部と、制御信号入
力に接続された検査制御部と、前記内部論理回路部と検
査料（ホ）部に接続された出力バッファ部とから成る半
導体集積回路であって、前記検査制御部は制御信号に従
って前記内部論理回路部の状態に、関係なく前記出力バ
ッファ部の出力゛信号をハイインピーダンス、論理″″
Ｏ＃、Ｏ＃、論理いずれかの状態にすることができる。
バッファ部に接続された内部論理回路部と、制御信号入
力に接続された検査制御部と、前記内部論理回路部と検
査料（ホ）部に接続された出力バッファ部とから成る半
導体集積回路であって、前記検査制御部は制御信号に従
って前記内部論理回路部の状態に、関係なく前記出力バ
ッファ部の出力゛信号をハイインピーダンス、論理″″
Ｏ＃、Ｏ＃、論理いずれかの状態にすることができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の半導体集積回路の一実施例を示す回路
ブロック図である。本実施例は入力パラフッ部１と、そ
れに接続された内部論理回路部２と、制御信号人力Ｓ１
．Ｓ２に接続され苑検査制御部３と、内部論理回路部２
および検査制御部３に接続された出力バッファ部４から
構成されている。
ブロック図である。本実施例は入力パラフッ部１と、そ
れに接続された内部論理回路部２と、制御信号人力Ｓ１
．Ｓ２に接続され苑検査制御部３と、内部論理回路部２
および検査制御部３に接続された出力バッファ部４から
構成されている。
入力バッファ部ｌは外部からの信号を内部論理回路部２
が許容し得る電圧レベルに変換する回路群から成シ、内
部論理回路部２は集積回路としての −論
理機能を実現する部分である。内部論理回路部２の出力
信号は出力バツフア回路群から成る出力バッファ部４を
通して半導体集積回路の外部へ出力されるが、この際に
検査制御部３からの制御信号によって制御される。すな
わち、検査制御部３からの信号が通常状態を指定してい
る場合は内部論理回路部２の出力信号に対応した状態を
出力し、ハイインピーダンス状態を指定している場合は
出力信号をハイインピーダンス状態とし、論理“０”も
しくは論理１１１を指定している場合は内部論理回路部
２の出力状態に関係なくそれぞれ論理′″０”もしくは
論理＠ｌ”を出力する。
が許容し得る電圧レベルに変換する回路群から成シ、内
部論理回路部２は集積回路としての −論
理機能を実現する部分である。内部論理回路部２の出力
信号は出力バツフア回路群から成る出力バッファ部４を
通して半導体集積回路の外部へ出力されるが、この際に
検査制御部３からの制御信号によって制御される。すな
わち、検査制御部３からの信号が通常状態を指定してい
る場合は内部論理回路部２の出力信号に対応した状態を
出力し、ハイインピーダンス状態を指定している場合は
出力信号をハイインピーダンス状態とし、論理“０”も
しくは論理１１１を指定している場合は内部論理回路部
２の出力状態に関係なくそれぞれ論理′″０”もしくは
論理＠ｌ”を出力する。
次に第２図は第１図における出力バッファ回路の一具体
例を示す回路図である。同図において、内部論理回路部
２（第１図に図示）からの信号りおよび検査制御部３（
第１図に図示）からの制御信号Ｃ１，Ｃ２はノア回路５
．ナンド回路６に入力され、制御信号ｅ３．ｃ、［ノア
回路７．ナンド回路８に入力され、ノア回路７出力はＰ
チャネルＭＯ８）ランジスタ（以下Ｑｔ）に、またナン
ド回路８出力はＮチャネルＭＯＳトランジスタ（以下Ｑ
２）′に接続されている。この場合制御信号Ｃ１゜Ｃ２
，Ｃ３，Ｃ４の制御は第１表に示す上うに行なわれる。
例を示す回路図である。同図において、内部論理回路部
２（第１図に図示）からの信号りおよび検査制御部３（
第１図に図示）からの制御信号Ｃ１，Ｃ２はノア回路５
．ナンド回路６に入力され、制御信号ｅ３．ｃ、［ノア
回路７．ナンド回路８に入力され、ノア回路７出力はＰ
チャネルＭＯ８）ランジスタ（以下Ｑｔ）に、またナン
ド回路８出力はＮチャネルＭＯＳトランジスタ（以下Ｑ
２）′に接続されている。この場合制御信号Ｃ１゜Ｃ２
，Ｃ３，Ｃ４の制御は第１表に示す上うに行なわれる。
第 １ 表
ここで、×：ドントケア
つまシ、通常状態においてはＱｌ、Ｃ２のオン。
オフ状態は信号りの状態によって決定され、第２図にお
いて信号りが論理“ｌ”のときＱｌがオフ。
いて信号りが論理“ｌ”のときＱｌがオフ。
Ｃ２がオンとなり、論理″″０”のときＱｌがオン。
Ｃ２がオフとなる。すなわち信号りのコンブリメントが
出力される。またハイインピーダンス状態においては、
Ｑｌ、Ｃ２がともにオフとなシ、出力はハイインピーダ
ンスとなる。論理＠０”の場合ｉ信号りの状態に関係な
くＱｌはオフｌＱ２がオンとなシ、論理１１”の場合は
Ｑｌはオン、 Ｃ２はオフとなる。
出力される。またハイインピーダンス状態においては、
Ｑｌ、Ｃ２がともにオフとなシ、出力はハイインピーダ
ンスとなる。論理＠０”の場合ｉ信号りの状態に関係な
くＱｌはオフｌＱ２がオンとなシ、論理１１”の場合は
Ｑｌはオン、 Ｃ２はオフとなる。
次に第３図は第１図における検査制御部の一具体例を示
す回路図で、外部からの制御信号入力Ｓ１゜Ｓ２によっ
て制御信号Ｃ１ｔ Ｃ２ｅ Ｃ３＃ Ｃ４を発生する。
す回路図で、外部からの制御信号入力Ｓ１゜Ｓ２によっ
て制御信号Ｃ１ｔ Ｃ２ｅ Ｃ３＃ Ｃ４を発生する。
すなわち、この回路例によれば、制御信号人力Ｓ１，８
２によって第２表に示すように検査状態が指定される。
２によって第２表に示すように検査状態が指定される。
第 ２ 表
なお、本具体例は、制御信号入力が２本の場合であシ、
制御コードが前記のような場合としであるが、この制御
コードは外部との接続に有利なように採用することがで
きるし、また３本以上であってもよい。これら場合に検
査制御部の回路が異なりてくるのはいうまでもないが容
易に実現可能である。
制御コードが前記のような場合としであるが、この制御
コードは外部との接続に有利なように採用することがで
きるし、また３本以上であってもよい。これら場合に検
査制御部の回路が異なりてくるのはいうまでもないが容
易に実現可能である。
以上詳細に説明したように本発明は、制御信号によシ半
導体集積回路の出力を検査状態においてハイインピーダ
ンス、論理″″Ｏｍ、０ｍ、論理の任意の状態に設定す
ることができるので、インサーキットテスト時に被測定
半導体集積回路以外の半導体集積回路の出力状態をハイ
インピーダンスとして破壊から防止することや、単体の
検査時において論理回路部の状態を考慮することなく出
力を論理１０ｍまたは論理′″ｌ”にでき、直流％畦の
検査を容易にできるという効果がある。
導体集積回路の出力を検査状態においてハイインピーダ
ンス、論理″″Ｏｍ、０ｍ、論理の任意の状態に設定す
ることができるので、インサーキットテスト時に被測定
半導体集積回路以外の半導体集積回路の出力状態をハイ
インピーダンスとして破壊から防止することや、単体の
検査時において論理回路部の状態を考慮することなく出
力を論理１０ｍまたは論理′″ｌ”にでき、直流％畦の
検査を容易にできるという効果がある。
第１図は本発明の半導体集積回路の一実施例を示す回路
ブロック図、第２図、第３図はそれぞれ ｒ第
１図における出力バッ７ア回路、検査制御１部の一具体
例を示す回路図である。 １・・・・・・入力バッファ部、２・・・・・・内部論
理回路部、３・・・・・・検査制御部、４・旧・・出カ
バッ７ア部、５゜７・・・・・・ノア回路、６，８・・
・・・・ナンド回路、ｃＬ。 Ｃ２，Ｃ３，Ｃ４・・・・・・制御信号、Ｑｌ・旧・・
ＰチャネルＭＯ８）ランジスタ、Ｃ２・旧−・Ｎチャネ
ルのＭＯＳトランジスタ、Ｓｌ、Ｓ２・・・・・・制御
信号人力。 代理人 弁理士 内 原 音１ ＄ Ｉ 図
ブロック図、第２図、第３図はそれぞれ ｒ第
１図における出力バッ７ア回路、検査制御１部の一具体
例を示す回路図である。 １・・・・・・入力バッファ部、２・・・・・・内部論
理回路部、３・・・・・・検査制御部、４・旧・・出カ
バッ７ア部、５゜７・・・・・・ノア回路、６，８・・
・・・・ナンド回路、ｃＬ。 Ｃ２，Ｃ３，Ｃ４・・・・・・制御信号、Ｑｌ・旧・・
ＰチャネルＭＯ８）ランジスタ、Ｃ２・旧−・Ｎチャネ
ルのＭＯＳトランジスタ、Ｓｌ、Ｓ２・・・・・・制御
信号人力。 代理人 弁理士 内 原 音１ ＄ Ｉ 図
Claims (1)
- 入力バッファ部と、該入力バツフア部に接続された内部
論理回路部と、制御信号入力に接続された検査制御部と
、前記内部論理回路部と検査制御部に接続された出力バ
ツフア部とから成る半導体集積回路であって、前記検査
制御部は制御信号入力に従って前記内部論理回路部の状
態に関係なく前記出力バッファ部の出力信号をハイイン
ピーダンス、論理“０”、論理“１”のいずれかの状態
になし得ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163334A JPS6222086A (ja) | 1985-07-23 | 1985-07-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163334A JPS6222086A (ja) | 1985-07-23 | 1985-07-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222086A true JPS6222086A (ja) | 1987-01-30 |
Family
ID=15771883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163334A Pending JPS6222086A (ja) | 1985-07-23 | 1985-07-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110380A (ja) * | 1988-10-19 | 1990-04-23 | Honda Motor Co Ltd | ガスレートセンサ |
| JPH05218206A (ja) * | 1992-02-06 | 1993-08-27 | Mitsubishi Electric Corp | 集積回路装置 |
-
1985
- 1985-07-23 JP JP60163334A patent/JPS6222086A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110380A (ja) * | 1988-10-19 | 1990-04-23 | Honda Motor Co Ltd | ガスレートセンサ |
| JPH05218206A (ja) * | 1992-02-06 | 1993-08-27 | Mitsubishi Electric Corp | 集積回路装置 |
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