JPH0319195A - 集積半導体メモリおよびその作動方法 - Google Patents
集積半導体メモリおよびその作動方法Info
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- JPH0319195A JPH0319195A JP2141200A JP14120090A JPH0319195A JP H0319195 A JPH0319195 A JP H0319195A JP 2141200 A JP2141200 A JP 2141200A JP 14120090 A JP14120090 A JP 14120090A JP H0319195 A JPH0319195 A JP H0319195A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積半導体メモリおよびその作動方法に関す
るものである． 〔従来の技術〕 内部のビント線を介して互いに接続されているメモリセ
ルおよび評価器回路と、トランスファトランジスタを介
して内部ビット線と接続されている少なくとも１つの対
の外部ビット線とを有するＤＲＡＭ式の集積半導体メモ
リはたとえばヨーロッパ特許第＾００５６４３４号明細
書および「米国電気電子学会雑誌固体回路編（ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ） ） 、第ＳＣ−２０巻、第５号、第
９０３〜９０８頁から公知である．両文献は、それらの
評価器回路が交差結合されたトランジスタを有するダイ
ナミックーフリップフロップとして構威されている点で
共通である． 集積半導体メモリの経済的成功のためには、それらの技
術的特性が１つの決定的な点である．その際に評価器回
路の動作範囲と、評価器回路がまさになお誤りなしに処
理し得る読出し信号の最小値とが特に重要である．これ
らのパラメータは、使用されるトランジスタの技術的に
等しい作用および対称性に強く関係している．それらは
通常、開発段階および品質検査段階で作動電圧ならびに
入力信号のレベルおよびタイミングの変動により得られ
る．しかし、これらの方法はメモリ内部を進行する信号
の時間挙動および半導体メモリ全体のなかの電位関係を
変化させ、従って測定結果がもはや一義的に評価器回路
のなかの個々の誤り源およびその動作範囲に対応付けら
れない．〔発明が解決しようとする課題〕 本発明のＩＩ８ｌは、冒頭に記載した種類の半導体メモ
リを、検査作動中に評価器回路の動作範囲および個々の
誤り源を求めることが可能であり、その際に、正常作動
と比較して、少なくとも半導体メモリ自体の多数のその
他の電気的および時間的関係に影響することがないよう
に改良することである．さらに、本発明の課題は、検査
作動中に評価器回路の動作範囲および個々の誤り源を求
めることを可能にする適切な作動方法を提供することで
ある． 〔課題を解決するための手段〕 上述の目的を達威するため、本発明の集積半導体メモリ
においては、半導体メモリが、外部ビット線を、値を自
由に選択可能な電位と接続するための手段を含んでいる
ものである．また本発明の集積半導体メモリの作動方法
においては、ＤＲＡＭ式の半導体メモリを作動させるた
めの方法において、検査作動中にメモリセル内に正常作
動中の相応の電位の値と異なる電位の値を有するデータ
が記憶され、その際に半導体メモリのその他の部分は検
査作動中に正常作動中と同一の信号および電位の値によ
り作動させられるものである．本発明の有利な構或は従
属請求項にあげられている．〔実施例〕 以下、図面により本発明を一層詳細に説明する．第２図
には、メモリセルＭＣ、内部ビット線ＢＬおよびＢＬ（
一般に参照ビット線と呼ばれる）、ワード線ＷＬ、評価
回路ＡＭＰＬ、アドレスデコーダＤＥＣを有するトラン
スファトランジスタＴＴ（ビットスイッチとも呼ばれる
）ならびに外部ビント線ＸＢ，ＸＢを有する１つの公知
の集積半導体メモリが示されている．さらに、特に読出
しモードで評価器回路ＡＭＰＬを能動化する役割をする
２つの制塙信号ＳＡＮおよびＳＡＰが示されている． 第１図に示されている本発明による半導体メモリは、公
知の半導体メモリに、値を自由に選定可能な電位ＶＸＮ
，ＶＸＰを外部ビット線ＸＢ，ＸＢと接続し得る手段Ｔ
Ｎ．．ＴＰが付加されている．手段ＴＮ，ＴＰは正常作
動中は半導体メモリに影響しない．たとえば前記のパラ
メータを求めるための検査作動中は、自由に選定可能な
電位ＶＸＮ、ｖｘＰが外部ビット線ＸＢ％ＸＢおよび内
部ビット線ＢＬ％ＢＬを介してメモリセルＭＣに与えら
れ、またそこにデータとして記憶される．手段ＴＮ，Ｔ
Ｐは好ましくはトランジスタ、特に互いに相補性形式の
トランジスタである．上記手段がクロック信号φにより
制御可能であることは有利である．このことは上記手段
と外部ビット線ＸＢ、ＸＢとの接続を検査作動中に形威
し、また正常作動中に遮断することを可能にする．その
際に、単一のクロック信号φの代わりに２つの相補性ク
ロック信号φ、φが用いられていることは好ましい．前
記のように、値を自由に選定可能な電位ｖＸＮＳＶＸＰ
は検査作動中にメモリセルＭＣに記憶すべきデータとし
て使用される．正常作動中は、一般に知られているよう
に、記憶すべきデータは論理レベル（論理０、論理１）
を有し、それらの値は半導体メモリ全体に関して最適化
されている．それに対して検査作動中は、これらの論理
レベルを半導体メモリ内のその他の電気的および時間的
関係の変更なしに、正常作動中に通常の論理レベル（論
理Ｏ、論理１）に関して自由に選定可能な電位ＶＸＮ，
ＶＸＰｏ値の変更により変更することが可能である．正
常作動中にくらべて変更されたレベルで書込まれている
データは後続の読出しの際に、正常作動中に書込まれて
いたデータの読出し信号にくらべて値が異なっている読
出し信号をビット線ＢＬＳＢＬ上に発生する．従って本
発明は間接的に、半導体メモリの評価器回路ＡＭＰＬに
意図的に異なるレベル値を有する読出し信号を供給し、
またそれによって、半導体メモリ内のその他の電気的お
よび時間的関係を正常作動中の関係にくらべて変更する
ことなしに、評価器回路ＡＭＰＬの動作範囲を求めるこ
とを可能にする．本発明はたとえば下記の有利な書込み
方法を可能にする（すべての電位値は接地電位を基準に
している）．一方の自由に選定可能な電位ＶＸＮの値と
しては０． ２ Ｖが選定される．他方の自由に選定可
能な電位ＶＸＰの値としては４．５ｖが選定される．相
応の正常作動中に使用される論理０の電位値はＯＶ（半
導体メモリの接地電位ＶＳ．Ｓに相応する）であり、ま
た相応の正常作動中に使用される論理ｌの電位値は５Ｖ
（半導体メモリの供給電位ＶＤＤに相応する）であるこ
とを前提とする．いま検査作動中に、ビット線ＢＬと接
続されておりワード線ＷＬを介してアドレス指定される
メモリセルＭＣのなかにデータ“論理０″が書込まれる
べきであれば、前提により０．２ｖである一方の電位Ｖ
ＸＮはクロック信号一の能動化を介して（すなわち一方
のトランジスタＴＮが導通状態に切り換えられると）一
方の外部ビット線ＸＢに接続され、またアドレスデコー
ダＤＥＣにより導通状態に切り換えられたトランスファ
トランジスタＴＴにより内部ビット線ＢＬに接続される
．相応のメモリセルＭＣのアドレス指定により０．２ｖ
の値を有する“論理０”が書込み可能である．相応のこ
とが論理ｌの書込みに対しても成り立つ．他方の電位ｖ
ＸＰは４．５ｖに選定される．この電位ＶＸＰはクロッ
ク信号φ（クロック信号一に対して相補性の経過を有す
る．このことはトランジスタＴＮ，ＴＰの選定された相
異なるチャネル形式のために好ましい）の能動化により
、他方の外部ビット線ＸＢ上に与えられ、またそこから
他方の内部ビット線ＢＬを介して相応のアドレス指定さ
れたメモリセルＭＣに到達する． 本発明は、メモリセルＭＣの第１の半部のなかに一方の
電位ＶＸＮを有するデータが書込み可能であり、またメ
モリセルＭＣの第２の半部のなかに他方の電位ＶＸＰを
有するデータが書込み可能であることを可能にする．こ
うして、各任意のメモリセルＭＣのなかに一方の電位Ｖ
ＸＮを有するデータも他方の電位ｖＸＰを有するデータ
も書込むことは可能でない．しかし、このことは本発明
の課題を解決するために必要ではない．なぜならば、１
つの評価器回路ＡＭＰＬのなかのトランジスタの狭い空
間的隣接のためにｎチャネルトランジスタは互いに等し
い特性を有し、またｐチャネルトランジスタも同様であ
るからである．こうして、たとえば１つの評価器回路Ａ
ＭＰＬの一方のｎチャネルトランジスタおよび一方のＰ
チャネノレトランジスタの応動挙動を一方の電位ＶＸＮ
に関して求めれば、他方のｎチャネルトランジスタおよ
び他方のｐチャネルトランジスタの応動挙動を一方の電
位ＶＸＮに関して評価し、またこうして評価器回路ＡＭ
ＰＬ全体の応動挙動を評価し得るために、十分である．
相応のことが他方の電位ＶｘＰに対しても威り立つ． たとえば正常作動中に書込むべきデータを準備するため
のデータ分岐路のような外部ビット線ＸＢ％ＸＢと接続
されている信号源が、検査作動中に電位ＶＸＮ，ＶＸＰ
に影響しないように、不能動化可能であることは好まし
い．その際に、信号源がクロック信号φにより（または
それに対して相補性のクロック信号φにより）不能動化
可能であることは有利である． 本発明の１つの実施例では自由に選択可能な電位ＶＸＮ
，ＶＸＰが半導体メモリ自体のなかで、たとえば電位発
生器により発生可能である．１つの別の実施例では、そ
れらは外部から半導体メモリに供給可能である．このこ
とはたとえばいわゆる補助パッドを介して、または自由
に選択可能な電位ＶＸＮ％ｖｘＰに対応付けられている
導体路の上に載せられる検査ピンを介して行われ得る．
胃方の場合に半導体メモリはケース内への組み込みの後
に第三者からの不当な操作に対して保護されている． さらに、評価器回路ＡＭＰＬがクロック信号φにより検
査作動中に不能動化可能であることは有利である．この
ことは、内部ビット線ＢＬＳＢＬ上の自由に選択可能な
電位ＶＸＮ％ｖＸＰへのその（不能動化が既に行われて
いる場合をのぞいて）影響を最小にする． 両電位ＶＸＮ、ＶＸＰの値を互いに無関係に設定可能で
あることは有利であることが判明している．
るものである． 〔従来の技術〕 内部のビント線を介して互いに接続されているメモリセ
ルおよび評価器回路と、トランスファトランジスタを介
して内部ビット線と接続されている少なくとも１つの対
の外部ビット線とを有するＤＲＡＭ式の集積半導体メモ
リはたとえばヨーロッパ特許第＾００５６４３４号明細
書および「米国電気電子学会雑誌固体回路編（ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ） ） 、第ＳＣ−２０巻、第５号、第
９０３〜９０８頁から公知である．両文献は、それらの
評価器回路が交差結合されたトランジスタを有するダイ
ナミックーフリップフロップとして構威されている点で
共通である． 集積半導体メモリの経済的成功のためには、それらの技
術的特性が１つの決定的な点である．その際に評価器回
路の動作範囲と、評価器回路がまさになお誤りなしに処
理し得る読出し信号の最小値とが特に重要である．これ
らのパラメータは、使用されるトランジスタの技術的に
等しい作用および対称性に強く関係している．それらは
通常、開発段階および品質検査段階で作動電圧ならびに
入力信号のレベルおよびタイミングの変動により得られ
る．しかし、これらの方法はメモリ内部を進行する信号
の時間挙動および半導体メモリ全体のなかの電位関係を
変化させ、従って測定結果がもはや一義的に評価器回路
のなかの個々の誤り源およびその動作範囲に対応付けら
れない．〔発明が解決しようとする課題〕 本発明のＩＩ８ｌは、冒頭に記載した種類の半導体メモ
リを、検査作動中に評価器回路の動作範囲および個々の
誤り源を求めることが可能であり、その際に、正常作動
と比較して、少なくとも半導体メモリ自体の多数のその
他の電気的および時間的関係に影響することがないよう
に改良することである．さらに、本発明の課題は、検査
作動中に評価器回路の動作範囲および個々の誤り源を求
めることを可能にする適切な作動方法を提供することで
ある． 〔課題を解決するための手段〕 上述の目的を達威するため、本発明の集積半導体メモリ
においては、半導体メモリが、外部ビット線を、値を自
由に選択可能な電位と接続するための手段を含んでいる
ものである．また本発明の集積半導体メモリの作動方法
においては、ＤＲＡＭ式の半導体メモリを作動させるた
めの方法において、検査作動中にメモリセル内に正常作
動中の相応の電位の値と異なる電位の値を有するデータ
が記憶され、その際に半導体メモリのその他の部分は検
査作動中に正常作動中と同一の信号および電位の値によ
り作動させられるものである．本発明の有利な構或は従
属請求項にあげられている．〔実施例〕 以下、図面により本発明を一層詳細に説明する．第２図
には、メモリセルＭＣ、内部ビット線ＢＬおよびＢＬ（
一般に参照ビット線と呼ばれる）、ワード線ＷＬ、評価
回路ＡＭＰＬ、アドレスデコーダＤＥＣを有するトラン
スファトランジスタＴＴ（ビットスイッチとも呼ばれる
）ならびに外部ビント線ＸＢ，ＸＢを有する１つの公知
の集積半導体メモリが示されている．さらに、特に読出
しモードで評価器回路ＡＭＰＬを能動化する役割をする
２つの制塙信号ＳＡＮおよびＳＡＰが示されている． 第１図に示されている本発明による半導体メモリは、公
知の半導体メモリに、値を自由に選定可能な電位ＶＸＮ
，ＶＸＰを外部ビット線ＸＢ，ＸＢと接続し得る手段Ｔ
Ｎ．．ＴＰが付加されている．手段ＴＮ，ＴＰは正常作
動中は半導体メモリに影響しない．たとえば前記のパラ
メータを求めるための検査作動中は、自由に選定可能な
電位ＶＸＮ、ｖｘＰが外部ビット線ＸＢ％ＸＢおよび内
部ビット線ＢＬ％ＢＬを介してメモリセルＭＣに与えら
れ、またそこにデータとして記憶される．手段ＴＮ，Ｔ
Ｐは好ましくはトランジスタ、特に互いに相補性形式の
トランジスタである．上記手段がクロック信号φにより
制御可能であることは有利である．このことは上記手段
と外部ビット線ＸＢ、ＸＢとの接続を検査作動中に形威
し、また正常作動中に遮断することを可能にする．その
際に、単一のクロック信号φの代わりに２つの相補性ク
ロック信号φ、φが用いられていることは好ましい．前
記のように、値を自由に選定可能な電位ｖＸＮＳＶＸＰ
は検査作動中にメモリセルＭＣに記憶すべきデータとし
て使用される．正常作動中は、一般に知られているよう
に、記憶すべきデータは論理レベル（論理０、論理１）
を有し、それらの値は半導体メモリ全体に関して最適化
されている．それに対して検査作動中は、これらの論理
レベルを半導体メモリ内のその他の電気的および時間的
関係の変更なしに、正常作動中に通常の論理レベル（論
理Ｏ、論理１）に関して自由に選定可能な電位ＶＸＮ，
ＶＸＰｏ値の変更により変更することが可能である．正
常作動中にくらべて変更されたレベルで書込まれている
データは後続の読出しの際に、正常作動中に書込まれて
いたデータの読出し信号にくらべて値が異なっている読
出し信号をビット線ＢＬＳＢＬ上に発生する．従って本
発明は間接的に、半導体メモリの評価器回路ＡＭＰＬに
意図的に異なるレベル値を有する読出し信号を供給し、
またそれによって、半導体メモリ内のその他の電気的お
よび時間的関係を正常作動中の関係にくらべて変更する
ことなしに、評価器回路ＡＭＰＬの動作範囲を求めるこ
とを可能にする．本発明はたとえば下記の有利な書込み
方法を可能にする（すべての電位値は接地電位を基準に
している）．一方の自由に選定可能な電位ＶＸＮの値と
しては０． ２ Ｖが選定される．他方の自由に選定可
能な電位ＶＸＰの値としては４．５ｖが選定される．相
応の正常作動中に使用される論理０の電位値はＯＶ（半
導体メモリの接地電位ＶＳ．Ｓに相応する）であり、ま
た相応の正常作動中に使用される論理ｌの電位値は５Ｖ
（半導体メモリの供給電位ＶＤＤに相応する）であるこ
とを前提とする．いま検査作動中に、ビット線ＢＬと接
続されておりワード線ＷＬを介してアドレス指定される
メモリセルＭＣのなかにデータ“論理０″が書込まれる
べきであれば、前提により０．２ｖである一方の電位Ｖ
ＸＮはクロック信号一の能動化を介して（すなわち一方
のトランジスタＴＮが導通状態に切り換えられると）一
方の外部ビット線ＸＢに接続され、またアドレスデコー
ダＤＥＣにより導通状態に切り換えられたトランスファ
トランジスタＴＴにより内部ビット線ＢＬに接続される
．相応のメモリセルＭＣのアドレス指定により０．２ｖ
の値を有する“論理０”が書込み可能である．相応のこ
とが論理ｌの書込みに対しても成り立つ．他方の電位ｖ
ＸＰは４．５ｖに選定される．この電位ＶＸＰはクロッ
ク信号φ（クロック信号一に対して相補性の経過を有す
る．このことはトランジスタＴＮ，ＴＰの選定された相
異なるチャネル形式のために好ましい）の能動化により
、他方の外部ビット線ＸＢ上に与えられ、またそこから
他方の内部ビット線ＢＬを介して相応のアドレス指定さ
れたメモリセルＭＣに到達する． 本発明は、メモリセルＭＣの第１の半部のなかに一方の
電位ＶＸＮを有するデータが書込み可能であり、またメ
モリセルＭＣの第２の半部のなかに他方の電位ＶＸＰを
有するデータが書込み可能であることを可能にする．こ
うして、各任意のメモリセルＭＣのなかに一方の電位Ｖ
ＸＮを有するデータも他方の電位ｖＸＰを有するデータ
も書込むことは可能でない．しかし、このことは本発明
の課題を解決するために必要ではない．なぜならば、１
つの評価器回路ＡＭＰＬのなかのトランジスタの狭い空
間的隣接のためにｎチャネルトランジスタは互いに等し
い特性を有し、またｐチャネルトランジスタも同様であ
るからである．こうして、たとえば１つの評価器回路Ａ
ＭＰＬの一方のｎチャネルトランジスタおよび一方のＰ
チャネノレトランジスタの応動挙動を一方の電位ＶＸＮ
に関して求めれば、他方のｎチャネルトランジスタおよ
び他方のｐチャネルトランジスタの応動挙動を一方の電
位ＶＸＮに関して評価し、またこうして評価器回路ＡＭ
ＰＬ全体の応動挙動を評価し得るために、十分である．
相応のことが他方の電位ＶｘＰに対しても威り立つ． たとえば正常作動中に書込むべきデータを準備するため
のデータ分岐路のような外部ビット線ＸＢ％ＸＢと接続
されている信号源が、検査作動中に電位ＶＸＮ，ＶＸＰ
に影響しないように、不能動化可能であることは好まし
い．その際に、信号源がクロック信号φにより（または
それに対して相補性のクロック信号φにより）不能動化
可能であることは有利である． 本発明の１つの実施例では自由に選択可能な電位ＶＸＮ
，ＶＸＰが半導体メモリ自体のなかで、たとえば電位発
生器により発生可能である．１つの別の実施例では、そ
れらは外部から半導体メモリに供給可能である．このこ
とはたとえばいわゆる補助パッドを介して、または自由
に選択可能な電位ＶＸＮ％ｖｘＰに対応付けられている
導体路の上に載せられる検査ピンを介して行われ得る．
胃方の場合に半導体メモリはケース内への組み込みの後
に第三者からの不当な操作に対して保護されている． さらに、評価器回路ＡＭＰＬがクロック信号φにより検
査作動中に不能動化可能であることは有利である．この
ことは、内部ビット線ＢＬＳＢＬ上の自由に選択可能な
電位ＶＸＮ％ｖＸＰへのその（不能動化が既に行われて
いる場合をのぞいて）影響を最小にする． 両電位ＶＸＮ、ＶＸＰの値を互いに無関係に設定可能で
あることは有利であることが判明している．
第１図は本発明による半導体メモリの一部分を示す図、
第２図は公知の半導体メモリの一部分を示す図である． ＡＭＰＬ・・・評価器回路 ＢＬ，ＢＬ・・・内部ビット線 ＭＣ・・・メモリセル ＴＮ，ＴＰ・・・トランジスタ ＴＴ・・・トランスファトランジスタ ＶＤＤ・・・供給電位 ｖＳＳ・・・接地電位 ＶＸＮ，ＶＸＰ・・・自由に選択可能な電位ＸＢ，ＸＢ
・・・外部ビット線 ＷＬ・・・ワード線 φ、φ・・・クロック信号
第２図は公知の半導体メモリの一部分を示す図である． ＡＭＰＬ・・・評価器回路 ＢＬ，ＢＬ・・・内部ビット線 ＭＣ・・・メモリセル ＴＮ，ＴＰ・・・トランジスタ ＴＴ・・・トランスファトランジスタ ＶＤＤ・・・供給電位 ｖＳＳ・・・接地電位 ＶＸＮ，ＶＸＰ・・・自由に選択可能な電位ＸＢ，ＸＢ
・・・外部ビット線 ＷＬ・・・ワード線 φ、φ・・・クロック信号
Claims (1)
- 【特許請求の範囲】 １）内部ビット線（ＢＬ、■）を介して互いに接続され
ているメモリセル（ＭＣ）および評価器回路（ＡＭＰＬ
）と、 トランスファトランジスタ（ＴＴ）を介して内部ビット
線（ＢＬ、■）と接続されている少なくとも１つの対の
外部ビット線（ＸＢ、■）とを有するＤＲＡＭ式の集積
半導体メモリにおいて、 半導体メモリが、外部ビット線（ＸＢ、■）を、値を自
由に選択可能な電位（ＶＸＮ、ＶＸＰ）と接続するため
の手段（ＴＮ、ＴＰ）を含んでいることを特徴とする集
積半導体メモリ。 ２）前記手段（ＴＮ、ＴＰ）が特に互いに相補性形式の
トランジスタであることを特徴とする請求項１記載の集
積半導体メモリ。 ３）前記手段（ＴＮ、ＴＰ）がクロック信号（φ）によ
り駆動可能であることを特徴とする請求項１または２記
載の集積半導体メモリ。 ４）クロック信号が２つの互いに相補性の信号（φ、■
）の形態で与えられていることを特徴とする請求項３記
載の集積半導体メモリ。 ５）外部ビット線（ＸＢ、■）と接続されている信号源
が不能動化可能であることを特徴とする請求項１ないし
４の１つに記載の集積半導体メモリ。 ６）信号源がクロック信号（φ、■）により不能動化可
能であることを特徴とする請求項５記載の集積半導体メ
モリ。 ７）評価器回路（ＡＭＰＬ）がクロック信号（φ）によ
り不能動化可能であることを特徴とする請求項２ないし
６の１つに記載の集積半導体メモリ。 ８）自由に選択可能な電位（ＶＸＮ、ＶＸＰ）が半導体
メモリ自体のなかで発生可能であることを特徴とする請
求項１ないし７の１つに記載の集積半導体メモリ。 ９）自由に選択可能な電位（ＶＸＮ、ＶＸＰ）が半導体
メモリに外部から供給可能であることを特徴とする請求
項１ないし７の１つに記載の集積半導体メモリ。 １０）自由に選択可能な電位（ＶＸＮ、ＶＸＰ）の値が
互いに無関係に設定可能であることを特徴とする請求項
１ないし９の１つに記載の集積半導体メモリ。 １１）ＤＲＡＭ式の半導体メモリを作動させるための方
法において、検査作動中にメモリセル（ＭＣ）内に正常
作動中の相応の電位（ＶＳＳ、ＶＤＤ）の値と異なる電
位（ＶＸＮ、ＶＸＰ）の値を有するデータが記憶され、
その際に半導体メモリのその他の部分は検査作動中に正
常作動中と同一の信号および電位の値により作動させら
れることを特徴とする半導体メモリの作動方法。 １２）検査作動中のデータの記憶の際に、少なくとも１
つの対の外部ビット線（ＸＢ、■） と接続されている信号源がクロック信号（φ）により不
能動化されることを特徴とする請求項１１記載の方法。 １３）検査作動中のデータの記憶の際に、半導体メモリ
の評価器回路（ＡＭＰＬ）がクロック信号（φ）により
不能動化されることを特徴とする請求項１１または１２
記載の方法。 １４）検査作動中に記憶のために使用される電位（ＶＸ
Ｎ、ＶＸＰ）の値が自由に選択可能であることを特徴と
する請求項１１ないし１３の１つに記載の方法。 １５）検査作動中に記憶のために使用される電位（ＶＸ
Ｎ、ＶＸＰ）の値が互いに無関係に選択可能であること
を特徴とする請求項１１ないし１４の１つに記載の方法
。 １６）検査作動中に記憶のために使用される電位（ＶＸ
Ｎ、ＶＸＰ）の値が半導体メモリに外部から供給される
ことを特徴とする請求項１１ないし１５の１つに記載の
方法。 １７）検査作動中に記憶のために使用される電位（ＶＸ
Ｎ、ＶＸＰ）が半導体メモリ自体のなかで発生されるこ
とを特徴とする請求項１１ないし１５の１つに記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89109871A EP0400184A1 (de) | 1989-05-31 | 1989-05-31 | Integrierter Halbleiter-speicher vom Typ DRAM und Verfahren zu seinem Betrieb |
| EP89109871.7 | 1989-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319195A true JPH0319195A (ja) | 1991-01-28 |
Family
ID=8201444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141200A Pending JPH0319195A (ja) | 1989-05-31 | 1990-05-29 | 集積半導体メモリおよびその作動方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0400184A1 (ja) |
| JP (1) | JPH0319195A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610867A (en) * | 1995-09-28 | 1997-03-11 | International Business Machines Corporation | DRAM signal margin test method |
| JP2001291385A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
| DE102007033053A1 (de) * | 2007-07-16 | 2009-01-22 | Qimonda Ag | Speicherschaltung, Speicherbauteil, Datenverarbeitungssystem und Verfahren zum Testen einer Speicherschaltung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4502140A (en) * | 1983-07-25 | 1985-02-26 | Mostek Corporation | GO/NO GO margin test circuit for semiconductor memory |
| GB2212681A (en) * | 1987-11-20 | 1989-07-26 | Philips Nv | Accessing memory cells |
-
1989
- 1989-05-31 EP EP89109871A patent/EP0400184A1/de not_active Withdrawn
-
1990
- 1990-05-29 JP JP2141200A patent/JPH0319195A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0400184A1 (de) | 1990-12-05 |
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