JPH0319234A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0319234A JPH0319234A JP1153436A JP15343689A JPH0319234A JP H0319234 A JPH0319234 A JP H0319234A JP 1153436 A JP1153436 A JP 1153436A JP 15343689 A JP15343689 A JP 15343689A JP H0319234 A JPH0319234 A JP H0319234A
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- JP
- Japan
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- wiring
- elements
- semiconductor integrated
- balance
- integrated circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000605 extraction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バランスを必要とする一対の素子配置の配線
パターン形戒にダミー配線を用いる半導体集積回路装置
に関するものである。
パターン形戒にダミー配線を用いる半導体集積回路装置
に関するものである。
従来の技術
半導体集積回路を実現する素子配置は、素子に要求され
る性能に従って、形状・構造が決定される。素子バラン
スが必要とされる素子は、形状・構造を全く同じにし、
最隣接されて配置される。
る性能に従って、形状・構造が決定される。素子バラン
スが必要とされる素子は、形状・構造を全く同じにし、
最隣接されて配置される。
半導体集積回路では、同一導電型トランジスタの差動増
幅器がよく用いられる。
幅器がよく用いられる。
第３図にＰＮＰ ｝ランジスタ対を用いた一般的な差動
回路図を示す。同図において、１卦よび２１ｉＰＮＰ
｝ランジスタ、１１，１２はコレクタ取出し配線、１３
は共通エミッタ取出し配線、１４，１６はベース取出し
配線である。共通エミッタ取出し配線１３に一定の電流
を流入させると、ベース取出し配線１４および１６に印
加された電圧の差に応じてコレクタ取出し配線１１かよ
び１２に電流を分配出力するとともにペース取出し配線
１４および１６にそれぞれベース電流が流入する。この
動作を得るための従来の差動回路の素子配置図を第２図
に示す。ＰＮＰ ｝ランジスタ１および２は隣接して配
置され、共通エミッタ取出し配！１３、コレクタ取出し
配線１１釦よび１２、ペース取出し配線１４．１５を配
置し第３図に示す差動回路を構成していた。
回路図を示す。同図において、１卦よび２１ｉＰＮＰ
｝ランジスタ、１１，１２はコレクタ取出し配線、１３
は共通エミッタ取出し配線、１４，１６はベース取出し
配線である。共通エミッタ取出し配線１３に一定の電流
を流入させると、ベース取出し配線１４および１６に印
加された電圧の差に応じてコレクタ取出し配線１１かよ
び１２に電流を分配出力するとともにペース取出し配線
１４および１６にそれぞれベース電流が流入する。この
動作を得るための従来の差動回路の素子配置図を第２図
に示す。ＰＮＰ ｝ランジスタ１および２は隣接して配
置され、共通エミッタ取出し配！１３、コレクタ取出し
配線１１釦よび１２、ペース取出し配線１４．１５を配
置し第３図に示す差動回路を構成していた。
発明が解決しようとする課題
しかしながら上記の従来の構或では、ＰＮ’Ｐ｝ランジ
スタ１のコレクタ取出し配線１１が、ＰＮＰトランジス
タ２のペース表面領域２２を覆って横断している。ＰＮ
Ｐ ｝ランジスタ１のペース表面領域２１では再結合電
流による過剰ペース電流が発生するが、ペース表面領域
２２ではコレクタ取出し配線１１の電位が通常動作中は
低いので、過剰ペース電流が制御される。
スタ１のコレクタ取出し配線１１が、ＰＮＰトランジス
タ２のペース表面領域２２を覆って横断している。ＰＮ
Ｐ ｝ランジスタ１のペース表面領域２１では再結合電
流による過剰ペース電流が発生するが、ペース表面領域
２２ではコレクタ取出し配線１１の電位が通常動作中は
低いので、過剰ペース電流が制御される。
このため、ベース取出し配線１４および１５を同一電位
にした時ペース取出し配線１４に流入するベース電流と
、ベース取出し配線１６に流入するペース電流とに差が
生じ、オフセット電流が大きくなるという問題点があっ
た。
にした時ペース取出し配線１４に流入するベース電流と
、ベース取出し配線１６に流入するペース電流とに差が
生じ、オフセット電流が大きくなるという問題点があっ
た。
課題を解決するための手段
本発明は、上記課題を解決するため、ダミー配線を設け
て、配線パターン配置のアンバランスを解消し、オフセ
ット電圧，オフセット電流の軽減をはかったものである
。
て、配線パターン配置のアンバランスを解消し、オフセ
ット電圧，オフセット電流の軽減をはかったものである
。
作 用
との構或によシ、素子形状・構造だけでなく配線パター
ンも一対のトランジスタ間でほとんど同じとなシアンバ
ランスの解消、これによう生じるオフセット電圧，オフ
セット電流の軽減をはかることができる。
ンも一対のトランジスタ間でほとんど同じとなシアンバ
ランスの解消、これによう生じるオフセット電圧，オフ
セット電流の軽減をはかることができる。
実施例
第１図は本発明に基づいて構或した差動回路の配線パタ
ーン図である。第１図にかいて、１１はトランジスタ２
のコレクタ取出し配線、１２はトランジスタ１のコレク
タ取出し配線、１３はトランジスタ１，２の共通エミッ
タ取出し配線、１４はトランジスタ２のベース取出し配
線、１５はトランジスタ１のペース取出し配線、１６は
トランジスタ２のペース領域を横切るダミー配線である
。
ーン図である。第１図にかいて、１１はトランジスタ２
のコレクタ取出し配線、１２はトランジスタ１のコレク
タ取出し配線、１３はトランジスタ１，２の共通エミッ
タ取出し配線、１４はトランジスタ２のベース取出し配
線、１５はトランジスタ１のペース取出し配線、１６は
トランジスタ２のペース領域を横切るダミー配線である
。
ダミー配線１６を設けることによシ、素子形状だけでな
く配線パターンに関してもほとんど同一構成となう素子
バランス精度の向上をはかることができ、オフセット電
圧，オフセット電流の軽減をはかることができる。なお
、実施例ではコレクタ配線について述べたが、素子配置
上、エミッタ配線，ベース配線の場合もあり、コレクタ
配線に限定されるものではない。
く配線パターンに関してもほとんど同一構成となう素子
バランス精度の向上をはかることができ、オフセット電
圧，オフセット電流の軽減をはかることができる。なお
、実施例ではコレクタ配線について述べたが、素子配置
上、エミッタ配線，ベース配線の場合もあり、コレクタ
配線に限定されるものではない。
発明の効果
以上のように本発明によれば、バランスを必要とする一
対の半導体集積回路の素子配置に関し、構造・形状のみ
でなく、ダミー配線を用いることにより、配線パターン
も同一にでき、バランス精度の向上をはかることができ
る。
対の半導体集積回路の素子配置に関し、構造・形状のみ
でなく、ダミー配線を用いることにより、配線パターン
も同一にでき、バランス精度の向上をはかることができ
る。
第１図は本発明の一実施例による差動回路の素子配置パ
ターン図、第２図は従来の差動回路の素子配置パターン
図、第３図は差動回路図である。 １，２・・・・・・ＰＮＰ ｝ランジスタ、１１ ，１
２・・・・・・コレクタ取出し配線、１３・・・・・・
共通エミッタ取出し配線、１４，１５・・・・・・ペー
ス取出し配線、１６・・・・・・ダミー配線。
ターン図、第２図は従来の差動回路の素子配置パターン
図、第３図は差動回路図である。 １，２・・・・・・ＰＮＰ ｝ランジスタ、１１ ，１
２・・・・・・コレクタ取出し配線、１３・・・・・・
共通エミッタ取出し配線、１４，１５・・・・・・ペー
ス取出し配線、１６・・・・・・ダミー配線。
Claims (1)
- 半導体集積回路を構成する一対の素子を、構造と形状を
同一に並置し、前記一対の素子表面上にダミー配線を具
備し、このダミー配線を配線パターンを略同一形状にし
た半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153436A JP2529396B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153436A JP2529396B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319234A true JPH0319234A (ja) | 1991-01-28 |
| JP2529396B2 JP2529396B2 (ja) | 1996-08-28 |
Family
ID=15562483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153436A Expired - Lifetime JP2529396B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529396B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117268A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Semiconductor device |
-
1989
- 1989-06-15 JP JP1153436A patent/JP2529396B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117268A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2529396B2 (ja) | 1996-08-28 |
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