JPH03192593A - シリアル送信用ｆｉｆｏ回路 - Google Patents
シリアル送信用ｆｉｆｏ回路Info
- Publication number
- JPH03192593A JPH03192593A JP1332014A JP33201489A JPH03192593A JP H03192593 A JPH03192593 A JP H03192593A JP 1332014 A JP1332014 A JP 1332014A JP 33201489 A JP33201489 A JP 33201489A JP H03192593 A JPH03192593 A JP H03192593A
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- JP
- Japan
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- register
- fifo
- data
- circuit
- transmission
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 45
- 230000004075 alteration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアル送信用ＦＩＦＯ回路に関し、特ニ外部
ホストプロセッサに接続される通信用制御装置のシリア
ル送信用ＦＩＦＯ回路に関する。
ホストプロセッサに接続される通信用制御装置のシリア
ル送信用ＦＩＦＯ回路に関する。
従来、かかる通信制御装置におけるシリアル送信用ＦＩ
ＦＯ回路は、複数のＦＩＦＯレジスタおよび送信シフト
レジスタを用いて構成している。
ＦＯ回路は、複数のＦＩＦＯレジスタおよび送信シフト
レジスタを用いて構成している。
第２図はかかる従来の一例を示すシリアル送信用ＦＩＦ
Ｏ回路の構成図である。
Ｏ回路の構成図である。
第２図に示すように、従来の通信用制御装置におけるＦ
ＩＦＯ回路は通信用制御装置（図示省略）外部から書き
込まれたパラレルデータな格納しておくＦＩＦＯレジス
タ１〜３と、ＦＩＦＯレジスタ３からのパラレルデータ
をシリアルデータに変換し、且つシリアルデータ線１４
に送信する送信シフトレジスタ４と、パラレルデータを
ＦＩＦＯレジスタ１に書き込むためのデータバス１０と
を備えており、書き込み要求信号線１５の出力はＦＩＦ
Ｏレジスタ３が空になりＦＩＦＯレジスタ１，２．３へ
書き込める状態になっていることを示す。
ＩＦＯ回路は通信用制御装置（図示省略）外部から書き
込まれたパラレルデータな格納しておくＦＩＦＯレジス
タ１〜３と、ＦＩＦＯレジスタ３からのパラレルデータ
をシリアルデータに変換し、且つシリアルデータ線１４
に送信する送信シフトレジスタ４と、パラレルデータを
ＦＩＦＯレジスタ１に書き込むためのデータバス１０と
を備えており、書き込み要求信号線１５の出力はＦＩＦ
Ｏレジスタ３が空になりＦＩＦＯレジスタ１，２．３へ
書き込める状態になっていることを示す。
かかるＦＩＦＯ回路において、ＦＩＦＯレジスタ３が空
状態（この時、ＦＩＦ○動作によりＦＩＦＯレジスタ１
，２も空の状態）になると、ＦＩＦＯレジスタ３ヘパラ
レルデータを書き込むことを要求する。かかる構成は送
信シフトレジスタ４に格納されているデータが送信され
、送信アンダーラン状態（送信データがなくなり、シリ
アルデータが途中で切れてしまう状態）が発生する前に
、通信用制御装置外部からパラレルデータを書ＦＯ回路
の構成図である。
状態（この時、ＦＩＦ○動作によりＦＩＦＯレジスタ１
，２も空の状態）になると、ＦＩＦＯレジスタ３ヘパラ
レルデータを書き込むことを要求する。かかる構成は送
信シフトレジスタ４に格納されているデータが送信され
、送信アンダーラン状態（送信データがなくなり、シリ
アルデータが途中で切れてしまう状態）が発生する前に
、通信用制御装置外部からパラレルデータを書ＦＯ回路
の構成図である。
第３図に示すように、このＦＩＦＯ回路は前述した従来
例と同様に、通信用制御装置内の送信回路部であり、Ｆ
ＩＦＯレジスタ１〜３と、送信用シフトレジスタ４と、
データバス１０とは第２図の回路と同一である。この例
ではＦＩＦＯレジス゛り２が空になり、書き込み要求信
号線１５から出力サレると、ＦＩＦＯレジスタ１および
２へ書き込める状態になっていること示す。すなわち、
ＦＩＦＯレジスタ２が空になると、ＦＩＦＯレジスタ２
ヘパラレルデータを書き込むことを要求する。
例と同様に、通信用制御装置内の送信回路部であり、Ｆ
ＩＦＯレジスタ１〜３と、送信用シフトレジスタ４と、
データバス１０とは第２図の回路と同一である。この例
ではＦＩＦＯレジス゛り２が空になり、書き込み要求信
号線１５から出力サレると、ＦＩＦＯレジスタ１および
２へ書き込める状態になっていること示す。すなわち、
ＦＩＦＯレジスタ２が空になると、ＦＩＦＯレジスタ２
ヘパラレルデータを書き込むことを要求する。
かかる構成は、送信シフトレジスタ４とＦＩＦＯレジス
タ３に格納されているデータが送信され、送信アンダー
ラン状態が発生する前に通信制御装置外からパラレルデ
ータを書き込むことができる場合に適している。
タ３に格納されているデータが送信され、送信アンダー
ラン状態が発生する前に通信制御装置外からパラレルデ
ータを書き込むことができる場合に適している。
上述した従来のシリアル送信用ＦＩＦＯ回路は、データ
の空であるＦＩＦＯレジスタ数が規定値３もしくは２に
達すると、書き込み要求信号をアクティブにしている。
の空であるＦＩＦＯレジスタ数が規定値３もしくは２に
達すると、書き込み要求信号をアクティブにしている。
しかしながら、送信レートが変わり、ＦＩＦＯ回路から
はき出される時間間隔が変化する場合、或いは書き込み
要求信号を出力してからＦＩＦＯ回路へ書き込むまでの
時間が変化する場合には、書き込み要求を発生する制御
回路部を変更する必要があり、柔軟性がないという欠点
がある。
はき出される時間間隔が変化する場合、或いは書き込み
要求信号を出力してからＦＩＦＯ回路へ書き込むまでの
時間が変化する場合には、書き込み要求を発生する制御
回路部を変更する必要があり、柔軟性がないという欠点
がある。
本発明の目的は、かかる送信レートの変化によりデータ
をはき出す時間間隔の変更や書き込むまでの時間が変更
される場合にも容易に対処することのできるシリアル送
信用ＦＩＦＯ回路を提供することにある。
をはき出す時間間隔の変更や書き込むまでの時間が変更
される場合にも容易に対処することのできるシリアル送
信用ＦＩＦＯ回路を提供することにある。
本発明のシリアル送信用ＦＩＦＯ回路は、外部ホストプ
ロセッサからのデータバスを介した制御により送受信動
作を行なう通信用制御装置内に設けられるシリアル送信
用ＦＩＦＯ回路において、前記外部ホストプロセッサか
らのパラレルデータを送信動作の順序どおりに格納する
複数のＦＩＦＯレジスタと、前記ＦＩＦＯレジスタから
のデータを送出する送信シフトレジスタと、前記データ
バスに接続され且つ書き込み要求を制御するために所定
値を設定する制御用レジスタと、前記制御用レジスタの
内容および前記複数のＦＩＦＯレジスタの空き塞り情報
に基づき書き込み要求を発生する書き込み要求発生回路
とを有して構成される。
ロセッサからのデータバスを介した制御により送受信動
作を行なう通信用制御装置内に設けられるシリアル送信
用ＦＩＦＯ回路において、前記外部ホストプロセッサか
らのパラレルデータを送信動作の順序どおりに格納する
複数のＦＩＦＯレジスタと、前記ＦＩＦＯレジスタから
のデータを送出する送信シフトレジスタと、前記データ
バスに接続され且つ書き込み要求を制御するために所定
値を設定する制御用レジスタと、前記制御用レジスタの
内容および前記複数のＦＩＦＯレジスタの空き塞り情報
に基づき書き込み要求を発生する書き込み要求発生回路
とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すシリアル送信用ＦＩＦ
Ｏ回路の構成図である。
Ｏ回路の構成図である。
第１図に示すように、本実施例は外部ホストプロセッサ
（図示省略）からの制御により送受信動作を行なう通信
用制御装置の一部を示しており、この外部ホストプロセ
ッサからデータバス１０を介して受信したパラレルデー
タを送信動作の順序どおりに格納するＦＩＦＯレジスタ
１〜３と、データバス１０に接続さｈ且つかかるシリア
ル送信用ＦＩＦＯ回路への書き込み要求の出力を制御す
る選択レジスタ５と、選択レジスタ５の内容およびＦＩ
ＦＯレジスタ１〜３の空き情報を基にしてＦＩＦＯ回路
への書き込み要求を発生するための２人力ＡＮＤ６〜８
並びに３人力ＯＲ９からなる書き込み要求発生回路とを
有している。
（図示省略）からの制御により送受信動作を行なう通信
用制御装置の一部を示しており、この外部ホストプロセ
ッサからデータバス１０を介して受信したパラレルデー
タを送信動作の順序どおりに格納するＦＩＦＯレジスタ
１〜３と、データバス１０に接続さｈ且つかかるシリア
ル送信用ＦＩＦＯ回路への書き込み要求の出力を制御す
る選択レジスタ５と、選択レジスタ５の内容およびＦＩ
ＦＯレジスタ１〜３の空き情報を基にしてＦＩＦＯ回路
への書き込み要求を発生するための２人力ＡＮＤ６〜８
並びに３人力ＯＲ９からなる書き込み要求発生回路とを
有している。
すなわち、本実施例では書き込み要求信号の出力を制御
するための制御用レジスタとしての選択レジスタ５と、
３種類の書き込み要求の内いずれかを選択する２人力Ａ
ＮＤ６〜８と、３種類の書き込み要求を一つにまとめる
３人力ＯＲ９とを設け、書き込み要求信号線１５により
ＦＩＦＯレジスタ１〜３へのデータの書き込みを要求す
る。尚、１１〜１３はそれぞれＦＩＦＯレジスタ１〜３
が空であることを示すＦＩＦＯレジスタ・ステータス線
である。
するための制御用レジスタとしての選択レジスタ５と、
３種類の書き込み要求の内いずれかを選択する２人力Ａ
ＮＤ６〜８と、３種類の書き込み要求を一つにまとめる
３人力ＯＲ９とを設け、書き込み要求信号線１５により
ＦＩＦＯレジスタ１〜３へのデータの書き込みを要求す
る。尚、１１〜１３はそれぞれＦＩＦＯレジスタ１〜３
が空であることを示すＦＩＦＯレジスタ・ステータス線
である。
まず、ＦＩＦＯレジスタ１〜３にデータが格納されてい
る状態で且つ送信シフトレジスタ４からデータが送信さ
れると、ＦＩＦＯ動作によりＦＩＦＯレジスタ１が空に
なり、この結果ＦＩＦＯレジスタ・ステータス線１１が
アクティブになる。
る状態で且つ送信シフトレジスタ４からデータが送信さ
れると、ＦＩＦＯ動作によりＦＩＦＯレジスタ１が空に
なり、この結果ＦＩＦＯレジスタ・ステータス線１１が
アクティブになる。
ここで、送信レートが速いなどの理由により送信アンダ
ーラン状態にならないように、この時点で書き込み要求
信号線１５をアクティブにする必要があるシステムにお
いては、２人力ＡＮＤ６の出力がアクティブとなるよう
に２人力ＡＮＤ６の入力となる選択レジスタ５のビット
へあらかじめ“１”を設定しておく。
ーラン状態にならないように、この時点で書き込み要求
信号線１５をアクティブにする必要があるシステムにお
いては、２人力ＡＮＤ６の出力がアクティブとなるよう
に２人力ＡＮＤ６の入力となる選択レジスタ５のビット
へあらかじめ“１”を設定しておく。
次に、書き込み要求信号線１５をアクティブにしない場
合は、新たにパラレルデータの書き込みが行なわれない
。従って、送信シフトレジスタ４からデータが送信され
ると、ＦＩＦＯレジスタｌに続いてＦＩＦＯレジスタ２
も空になり、ＦＩＦＯレジスタ・ステータス線１２がア
クティブになる。ここで、書き込み要求信号線１５をア
クティブにする必要があるシステムにおいては、２人力
ＡＮＤ７の出力がアクティブとなるように、２人力ＡＮ
Ｄ７の入力となる選択レジスタ５のビットへあらかじめ
“１パを設定しておく。
合は、新たにパラレルデータの書き込みが行なわれない
。従って、送信シフトレジスタ４からデータが送信され
ると、ＦＩＦＯレジスタｌに続いてＦＩＦＯレジスタ２
も空になり、ＦＩＦＯレジスタ・ステータス線１２がア
クティブになる。ここで、書き込み要求信号線１５をア
クティブにする必要があるシステムにおいては、２人力
ＡＮＤ７の出力がアクティブとなるように、２人力ＡＮ
Ｄ７の入力となる選択レジスタ５のビットへあらかじめ
“１パを設定しておく。
さらに、まだ書き込み要求を必要としない場合は、送信
シフトレジスタ４からデータが送信されると、Ｆ工Ｆｏ
レジスタ２に続いてＦＩＦＯレジスタ３も空になり、Ｆ
ＩＦＯレジスタ・ステータス線１３をアクティブにする
。従って、２人力ＡＮＤ８０入力となる選択レジスタ５
のビットへあらかじめ′１″を設定しておくことにより
、書き込み要求信号線１５はアクティブになる。
シフトレジスタ４からデータが送信されると、Ｆ工Ｆｏ
レジスタ２に続いてＦＩＦＯレジスタ３も空になり、Ｆ
ＩＦＯレジスタ・ステータス線１３をアクティブにする
。従って、２人力ＡＮＤ８０入力となる選択レジスタ５
のビットへあらかじめ′１″を設定しておくことにより
、書き込み要求信号線１５はアクティブになる。
以上のように、選択レジスタ５に設定した値により、デ
ータが空のＦＩＦＯレジスタの任意数で書き込み要求を
発生させることができる。すなわち、シリアル送信用Ｆ
工ＦＯ回路への書き込み要求信号をシリアル送信用ＦＩ
ＦＯ回路の空きデータの固定数量ではなく、任意数量で
発生させることができる。
ータが空のＦＩＦＯレジスタの任意数で書き込み要求を
発生させることができる。すなわち、シリアル送信用Ｆ
工ＦＯ回路への書き込み要求信号をシリアル送信用ＦＩ
ＦＯ回路の空きデータの固定数量ではなく、任意数量で
発生させることができる。
以上説明したように、本発明のシリアル送信用ＦＩＦＯ
回路は、書き込み要求を発生する制御回路部への設定値
を変更すること、すなわちデータが空のＦＩＦＯレジス
タの任意数を設定することにより、書き込み要求を発生
させることができるので、送信レートが変わってＦＩＦ
Ｏ回路からはき出される時間間隔が変化する場合、およ
び書き込み要求信号を出力してからＦＩＦＯ回路へ書き
込むまでの時間が変化する場合のいずれに対しても、ハ
ードウェアの変更を行なうことなく、対応がとれるとい
う効果がある。
回路は、書き込み要求を発生する制御回路部への設定値
を変更すること、すなわちデータが空のＦＩＦＯレジス
タの任意数を設定することにより、書き込み要求を発生
させることができるので、送信レートが変わってＦＩＦ
Ｏ回路からはき出される時間間隔が変化する場合、およ
び書き込み要求信号を出力してからＦＩＦＯ回路へ書き
込むまでの時間が変化する場合のいずれに対しても、ハ
ードウェアの変更を行なうことなく、対応がとれるとい
う効果がある。
第１図は本発明の一実施例を示すシリアル送信用ＦＩＦ
Ｏ回路の構成図、第２図および第３図はそれぞれ従来の
一例および他の例を示すシリアル送信用ＦＩＦＯ回路の
構成図である。 １〜３・・・・・・ＦＩＦＯレジスタ、４・・・・・・
送信シフトレジスタ、５・・・・・・選択レジスタ、６
〜８・・・・・・２人力ＡＮＤ、９・・・・・・３人力
０Ｒ１１０・・・・・・データバス、１１〜１３・・・
・・・Ｆ工ＦＯレジスタ・ステータス線、１４・・・・
・・シリアルデータ線、１５・・・・・・書き込み要求
信号線。
Ｏ回路の構成図、第２図および第３図はそれぞれ従来の
一例および他の例を示すシリアル送信用ＦＩＦＯ回路の
構成図である。 １〜３・・・・・・ＦＩＦＯレジスタ、４・・・・・・
送信シフトレジスタ、５・・・・・・選択レジスタ、６
〜８・・・・・・２人力ＡＮＤ、９・・・・・・３人力
０Ｒ１１０・・・・・・データバス、１１〜１３・・・
・・・Ｆ工ＦＯレジスタ・ステータス線、１４・・・・
・・シリアルデータ線、１５・・・・・・書き込み要求
信号線。
Claims (2)
- （１）外部ホストプロセッサからのデータバスを介した
制御により送受信動作を行なう通信用制御装置内に設け
られるシリアル送信用ＦＩＦＯ回路において、前記外部
ホストプロセッサからのパラレルデータを送信動作の順
序どおりに格納する複数のＦＩＦＯレジスタと、前記Ｆ
ＩＦＯレジスタからのデータを送出する送信シフトレジ
スタと、前記データバスに接続され且つ書き込み要求を
制御するために所定値を設定する制御用レジスタと、前
記制御用レジスタの内容および前記複数のＦＩＦＯレジ
スタの空き塞り情報に基づき書き込み要求を発生する書
き込み要求発生回路とを有することを特徴とするシリア
ル送信用ＦＩＦＯ回路。 - （２）請求項（１）記載のシリアル送信用ＦＩＦＯ回路
において、書き込み要求発生回路を複数のアンド回路と
前記複数のアンド回路出力の論理和をとるオア回路で構
成したことを特徴とするシリアル送信用ＦＩＦＯ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332014A JPH03192593A (ja) | 1989-12-20 | 1989-12-20 | シリアル送信用ｆｉｆｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332014A JPH03192593A (ja) | 1989-12-20 | 1989-12-20 | シリアル送信用ｆｉｆｏ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192593A true JPH03192593A (ja) | 1991-08-22 |
Family
ID=18250178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332014A Pending JPH03192593A (ja) | 1989-12-20 | 1989-12-20 | シリアル送信用ｆｉｆｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192593A (ja) |
-
1989
- 1989-12-20 JP JP1332014A patent/JPH03192593A/ja active Pending
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