JPH023344B2 - - Google Patents
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- Publication number
- JPH023344B2 JPH023344B2 JP56118273A JP11827381A JPH023344B2 JP H023344 B2 JPH023344 B2 JP H023344B2 JP 56118273 A JP56118273 A JP 56118273A JP 11827381 A JP11827381 A JP 11827381A JP H023344 B2 JPH023344 B2 JP H023344B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- outshift
- transmission
- line
- communication control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 38
- 238000004891 communication Methods 0.000 claims description 17
- 239000000872 buffer Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000007853 buffer solution Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、キヤラクタバツフア方式の回線アダ
プタに関し、特に、高速回線で使用される場合に
偉力を発揮するビツトバツフア回路に関するもの
である。
プタに関し、特に、高速回線で使用される場合に
偉力を発揮するビツトバツフア回路に関するもの
である。
第１図に示す様な、データ処理装置PUからの
送信データを通信制御部LCが受取り、回線アダ
プタLAでビツトシリアルに分解して回線に送出
する様な一般的な通信制御装置において、通信制
御部LCが特殊な送信キヤラクタを受取つた場合、
一時的にそのキヤラクタに対する送信処理に長い
時間を要する場合がある。例えば、トランスペア
レント伝送におけるDLEコードを受けた時の
DLEの付加、あるいはハイデータリンクコント
ロール（HDLC）モードにおけるアドレスキヤラ
クタを受けた時のコントロールフイールドの生成
等の場合である。
送信データを通信制御部LCが受取り、回線アダ
プタLAでビツトシリアルに分解して回線に送出
する様な一般的な通信制御装置において、通信制
御部LCが特殊な送信キヤラクタを受取つた場合、
一時的にそのキヤラクタに対する送信処理に長い
時間を要する場合がある。例えば、トランスペア
レント伝送におけるDLEコードを受けた時の
DLEの付加、あるいはハイデータリンクコント
ロール（HDLC）モードにおけるアドレスキヤラ
クタを受けた時のコントロールフイールドの生成
等の場合である。
この様な場合でも、回線の伝送速度に間に合つ
て次のキヤラクタを送信できる様に、通信制御部
LCのキヤラクタ処理時間を短縮させたもの、あ
るいは回線アダプタに複数個のキヤラクタバツフ
アを設けたものが考えられる。
て次のキヤラクタを送信できる様に、通信制御部
LCのキヤラクタ処理時間を短縮させたもの、あ
るいは回線アダプタに複数個のキヤラクタバツフ
アを設けたものが考えられる。
しかしながら、前者の方式は、回線の伝送速度
が高速の場合には、通信制御部でのキヤラクタ処
理を、全て１キヤラクタ伝送時間内に行うのが難
しくなる欠点があり、後者は回線アダプタの回路
が増大する欠点があつた。
が高速の場合には、通信制御部でのキヤラクタ処
理を、全て１キヤラクタ伝送時間内に行うのが難
しくなる欠点があり、後者は回線アダプタの回路
が増大する欠点があつた。
本発明は従来の技術に内在する上記諸欠点を解
消する為になされたものであり、従つて本発明の
目的は、通信制御部のキヤラクタ処理時間の一時
的なピーク値を緩和する回線アダプタ及び複数個
のキヤラクタバツフア方式に比較して、ハードウ
エア量を減少させることを可能とした新規な回線
アダプタを提供する事にある。
消する為になされたものであり、従つて本発明の
目的は、通信制御部のキヤラクタ処理時間の一時
的なピーク値を緩和する回線アダプタ及び複数個
のキヤラクタバツフア方式に比較して、ハードウ
エア量を減少させることを可能とした新規な回線
アダプタを提供する事にある。
本発明の上記目的は、通信制御部からの送信キ
ヤラクタを一時蓄積するバツフアレジスタと、送
信キヤラクタをビツトシリアルに分解するシフト
レジスタと、これらの各種レジスタ動作を制御
し、前記通信制御部との入出力動作を制御する送
信制御回路を有する回線アダプタのシフトレジス
タの後段にフアースト・インフアースト・アウト
シフトメモリを設け、前記通信制御部からの送信
データを前記フアースト・インフアースト・アウ
トシフトメモリに順次蓄積しながら、前記フアー
スト・インフアースト・アウトシフトメモリの内
容を回線のビツト伝送速度で回線に送り出す方式
を採用することによつて達成され、通信制御部の
キヤラクタ処理時間の一時的なピーク値を緩和す
ることができる。
ヤラクタを一時蓄積するバツフアレジスタと、送
信キヤラクタをビツトシリアルに分解するシフト
レジスタと、これらの各種レジスタ動作を制御
し、前記通信制御部との入出力動作を制御する送
信制御回路を有する回線アダプタのシフトレジス
タの後段にフアースト・インフアースト・アウト
シフトメモリを設け、前記通信制御部からの送信
データを前記フアースト・インフアースト・アウ
トシフトメモリに順次蓄積しながら、前記フアー
スト・インフアースト・アウトシフトメモリの内
容を回線のビツト伝送速度で回線に送り出す方式
を採用することによつて達成され、通信制御部の
キヤラクタ処理時間の一時的なピーク値を緩和す
ることができる。
次に本発明をその良好な一実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
第２図は本発明の一実施例を示すブロツク線図
であり、通信制御部LCからの送信キヤラクタは
送信バツフアレジスタBFRで受取られ、次にシ
フトレジスタSFRに送られ、ビツトシリアルに
分解されてフアースト・インフアースト・アウト
シフトメモリFIFOに送り込まれる。第３図に示
す様に、フアースト・インフアースト・アウトシ
フトメモリFIFOのメモリ１に蓄積された送信デ
ータはフアースト・インフアースト・アウトシフ
トメモリのメモリ２が“空”になるのを待つて、
フアースト・インフアースト・アウトシフトメモ
リのメモリ２に移される。以降、この送信データ
は同様の動作によりフアースト・インフアース
ト・アウトシフトメモリのメモリｎに向つて移動
する。
であり、通信制御部LCからの送信キヤラクタは
送信バツフアレジスタBFRで受取られ、次にシ
フトレジスタSFRに送られ、ビツトシリアルに
分解されてフアースト・インフアースト・アウト
シフトメモリFIFOに送り込まれる。第３図に示
す様に、フアースト・インフアースト・アウトシ
フトメモリFIFOのメモリ１に蓄積された送信デ
ータはフアースト・インフアースト・アウトシフ
トメモリのメモリ２が“空”になるのを待つて、
フアースト・インフアースト・アウトシフトメモ
リのメモリ２に移される。以降、この送信データ
は同様の動作によりフアースト・インフアース
ト・アウトシフトメモリのメモリｎに向つて移動
する。
即ち、フアースト・インフアースト・アウトシ
フトメモリFIFOは、フアースト・インフアース
ト・アウトシフトメモリFIFOのメモリ１にデー
タが無ければ送信制御回路CNTにデータの転送
許可信号を出力する。送信制御回路CNTは、前
記信号を受けるとシフトレジスタSFRからフア
ースト・インフアースト・アウトシフトメモリ
FIFOに移送する信号を出力し、データを移送す
る。
フトメモリFIFOは、フアースト・インフアース
ト・アウトシフトメモリFIFOのメモリ１にデー
タが無ければ送信制御回路CNTにデータの転送
許可信号を出力する。送信制御回路CNTは、前
記信号を受けるとシフトレジスタSFRからフア
ースト・インフアースト・アウトシフトメモリ
FIFOに移送する信号を出力し、データを移送す
る。
一方、フアースト・インフアースト・アウトシ
フトメモリFIFOの内容は送信制御回路CNTの制
御により回線のビツト伝送速度に同期したタイミ
ングで回線に送信される。通常、回線のビツト伝
送速度よりフアースト・インフアースト・アウト
シフトメモリのシフト速度が速い為に、フアース
ト・インフアースト・アウトシフトメモリに送信
データが順次蓄積され、ついにはフアースト・イ
ンフアースト・アウトシフトメモリに“空”の状
態がなくなる場合が発生する。この場合には、送
信制御回路CNTがこの状態を検出して、“空”の
状態になる迄、シフトレジスタSFRからフアー
スト・インフアースト・アウトシフトメモリ
FIFOへの送信データの移送を禁止する。そして、
シフトレジスタSFRが次の送信データを受取れ
ない状態となれば、当然、バツフアレジスタ
BFRからシフトレジスタSFRへの移送は禁止さ
れ、更には、通信制御部LCからの送信データの
移送も一時停止される。
フトメモリFIFOの内容は送信制御回路CNTの制
御により回線のビツト伝送速度に同期したタイミ
ングで回線に送信される。通常、回線のビツト伝
送速度よりフアースト・インフアースト・アウト
シフトメモリのシフト速度が速い為に、フアース
ト・インフアースト・アウトシフトメモリに送信
データが順次蓄積され、ついにはフアースト・イ
ンフアースト・アウトシフトメモリに“空”の状
態がなくなる場合が発生する。この場合には、送
信制御回路CNTがこの状態を検出して、“空”の
状態になる迄、シフトレジスタSFRからフアー
スト・インフアースト・アウトシフトメモリ
FIFOへの送信データの移送を禁止する。そして、
シフトレジスタSFRが次の送信データを受取れ
ない状態となれば、当然、バツフアレジスタ
BFRからシフトレジスタSFRへの移送は禁止さ
れ、更には、通信制御部LCからの送信データの
移送も一時停止される。
また、通信制御部LCでの特殊キヤラクタ処理
等の為に、通信制御部LCからの送信キヤラクタ
の送出が一時的にとどこおつた場合でも、回線上
には、フアースト・インフアースト・アウトシフ
トメモリFIFOに蓄積されている送信データが正
しく送信される。
等の為に、通信制御部LCからの送信キヤラクタ
の送出が一時的にとどこおつた場合でも、回線上
には、フアースト・インフアースト・アウトシフ
トメモリFIFOに蓄積されている送信データが正
しく送信される。
フアースト・インフアースト・アウトシフトメ
モリFIFOのビツト容量は、回線のビツト伝送速
度と通信制御部LCの処理速度との差によつて適
当に定めればよい。
モリFIFOのビツト容量は、回線のビツト伝送速
度と通信制御部LCの処理速度との差によつて適
当に定めればよい。
以上説明した様に、本発明の回線アダプタによ
れば、通信制御部のキヤラクタ処理時間の一時的
なピーク値の緩和が実現でき、また複数個のキヤ
ラクタバツフアを有する回線アダプタよりもハー
ドウエアが少なくてすみ、更にフアースト・イン
フアースト・アウトシフトメモリは市販のLSIが
使用できる為に、回路構成も簡単になる。
れば、通信制御部のキヤラクタ処理時間の一時的
なピーク値の緩和が実現でき、また複数個のキヤ
ラクタバツフアを有する回線アダプタよりもハー
ドウエアが少なくてすみ、更にフアースト・イン
フアースト・アウトシフトメモリは市販のLSIが
使用できる為に、回路構成も簡単になる。
第１図は一般的なデータ通信システムのブロツ
ク図、第２図は本発明の一実施例のブロツク線
図、第３図はフアースト・インフアースト・アウ
トシフトメモリの構成例を示す図である。 PU…データ処理装置、LC…通信制御部、LA
…回線アダプタ、BFR…送信キヤラクタバツフ
アレジスタ、SFR…送信キヤラクタをビツトシ
リアルに分解するシフトレジスタ、FIFO…フア
ースト・インフアースト・アウトシフトメモリ、
CNT…送信制御回路。
ク図、第２図は本発明の一実施例のブロツク線
図、第３図はフアースト・インフアースト・アウ
トシフトメモリの構成例を示す図である。 PU…データ処理装置、LC…通信制御部、LA
…回線アダプタ、BFR…送信キヤラクタバツフ
アレジスタ、SFR…送信キヤラクタをビツトシ
リアルに分解するシフトレジスタ、FIFO…フア
ースト・インフアースト・アウトシフトメモリ、
CNT…送信制御回路。
Claims (1)
- １ 通信制御部からの送信キヤラクタを一時蓄積
するバツフアレジスタと、前記送信キヤラクタを
ビツトシリアルに分解するシフトレジスタと、フ
アースト・インフアースト・アウトシフトメモリ
と、前記の各レジスタ及びシフトメモリの動作を
制御し前記通信制御部との入出動作を制御する送
信制御回路とを具備し、前記通信制御部からの送
信キヤラクタを前記シフトレジスタでビツトシリ
アルに分解して前記フアースト・インフアース
ト・アウトシフトメモリに順次蓄積しながら前記
フアースト・インフアースト・アウトシフトメモ
リの内容を回線のビツト伝送速度で回線に送り出
し、前記フアースト・インフアースト・アウトシ
フトメモリが“満”の状態になれば前記シフトレ
ジスタから前記フアースト・インフアースト・ア
ウトシフトメモリへの送信データビツトの移送を
一時停止し、前記フアースト・インフアースト・
アウトシフトメモリに空きエリアができれば再び
送信データビツトを移送してデータ送信を行うこ
とを特徴とする回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118273A JPS5819062A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118273A JPS5819062A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819062A JPS5819062A (ja) | 1983-02-03 |
| JPH023344B2 true JPH023344B2 (ja) | 1990-01-23 |
Family
ID=14732558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118273A Granted JPS5819062A (ja) | 1981-07-27 | 1981-07-27 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102667982A (zh) * | 2009-12-21 | 2012-09-12 | 爱普科斯公司 | 变容二极管和用于制造变容二极管的方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928749A (ja) * | 1982-08-11 | 1984-02-15 | Hitachi Ltd | デ−タ伝送装置 |
| JPS6014555A (ja) * | 1983-07-06 | 1985-01-25 | Fuji Facom Corp | 直列デ−タ受信装置 |
| JPH01286550A (ja) * | 1988-05-12 | 1989-11-17 | Fujitsu Ltd | インタフェース方式 |
| US5223390A (en) * | 1990-11-23 | 1993-06-29 | Eastman Kodak Company | Analytical elements containing non-reactive blocking dyes |
-
1981
- 1981-07-27 JP JP56118273A patent/JPS5819062A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102667982A (zh) * | 2009-12-21 | 2012-09-12 | 爱普科斯公司 | 变容二极管和用于制造变容二极管的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819062A (ja) | 1983-02-03 |
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