JPH0319285A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH0319285A JPH0319285A JP15344989A JP15344989A JPH0319285A JP H0319285 A JPH0319285 A JP H0319285A JP 15344989 A JP15344989 A JP 15344989A JP 15344989 A JP15344989 A JP 15344989A JP H0319285 A JPH0319285 A JP H0319285A
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- JP
- Japan
- Prior art keywords
- gate
- channel
- polysilicon film
- type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型半導体装置に関するものである。
従来の技術
近年、半導体装置の高集積化に伴う低消費電力の要求か
ら、ＭＯＳ型半導体装置が活発に開発されている。
ら、ＭＯＳ型半導体装置が活発に開発されている。
以下に従来のＭＯＳ型半導体装置について第２図によシ
説明する。
説明する。
第２図にかいて、１１はｐ型シリコン基板、１２は酸化
膜、１３はポリシリコン膜によるゲート、１４ａはｎ型
不純物拡散層によるドレイン領域、１４ｂはｎ型不純物
拡散層によるソース領域、そして１７はｐ型シリコン基
板が反転して形威されるｎチャンネルである。
膜、１３はポリシリコン膜によるゲート、１４ａはｎ型
不純物拡散層によるドレイン領域、１４ｂはｎ型不純物
拡散層によるソース領域、そして１７はｐ型シリコン基
板が反転して形威されるｎチャンネルである。
以上のように構戒されたＭＯＳ型半導体装置について、
以下その動作を説明する。
以下その動作を説明する。
寸ず、ゲート電極１３に、しきい値を超える電圧を印加
すると、ｐ型シリコン基板１１のゲート１３下部分がｎ
型に反転し、伝導電子が自由に通過できるｎチャンネル
１７が形或される。従って、このｎチャンネル１７が形
威された状態で、ドレイン領域１４ａに正電圧を印加す
ると、伝導電子はｎチャンネルを通ってソース領域１４
ｂからドレイン領域１４ａにドレイン電流が流れる。と
ころがゲート１３に印加する電圧が零の状態ではｎチャ
ンネル１７が形或されていなしため、ドレイン電流は流
れなー。このようにゲート１３に印加する電圧を変化さ
せることで、ドレイン電流を制御できる。
すると、ｐ型シリコン基板１１のゲート１３下部分がｎ
型に反転し、伝導電子が自由に通過できるｎチャンネル
１７が形或される。従って、このｎチャンネル１７が形
威された状態で、ドレイン領域１４ａに正電圧を印加す
ると、伝導電子はｎチャンネルを通ってソース領域１４
ｂからドレイン領域１４ａにドレイン電流が流れる。と
ころがゲート１３に印加する電圧が零の状態ではｎチャ
ンネル１７が形或されていなしため、ドレイン電流は流
れなー。このようにゲート１３に印加する電圧を変化さ
せることで、ドレイン電流を制御できる。
発明が解決しようとする課題
しかしながら、上記の従来の構戒では、ｎチャンネルが
形或される部分がゲート下ｐ型シリコン基板部分のみで
あったので、高集積回路に用いられるような、微小面積
のＭＯＳ型半導体装置では、大量のドレイン電流を流す
ことができないという問題点を有していた。
形或される部分がゲート下ｐ型シリコン基板部分のみで
あったので、高集積回路に用いられるような、微小面積
のＭＯＳ型半導体装置では、大量のドレイン電流を流す
ことができないという問題点を有していた。
本発明は上記従来の問題点を解決するもので、面積を増
大させずに、よう多くのドレイン電流を得ることのでき
るＭＯＳ型半導体装置を提供することを目的とするもの
である。
大させずに、よう多くのドレイン電流を得ることのでき
るＭＯＳ型半導体装置を提供することを目的とするもの
である。
課題を解決するための手段
この目的を達或するために本発明のＭＯＳ型半導体は、
ゲートの上にゲートと絶縁されたポリシリコン膜を形成
することによう、半導体基板内のチャンネルに加えて、
ゲートの上のポリシリコン膜中にもチャンネルが形或で
きる構成を有している。
ゲートの上にゲートと絶縁されたポリシリコン膜を形成
することによう、半導体基板内のチャンネルに加えて、
ゲートの上のポリシリコン膜中にもチャンネルが形或で
きる構成を有している。
作 用
本発明の構成によれば、ゲートにしきい値以上の電圧を
印加することで得られるｎチャンネルが、ゲート下のシ
リコン基板、およびゲート上のポリシリコン膜の双方の
層に形威されるため、ドレイン電流量を増すことができ
ＭＯＳ型半導体装置の電流駆動能力を向上することがで
きる。
印加することで得られるｎチャンネルが、ゲート下のシ
リコン基板、およびゲート上のポリシリコン膜の双方の
層に形威されるため、ドレイン電流量を増すことができ
ＭＯＳ型半導体装置の電流駆動能力を向上することがで
きる。
実施例
以下本発明によるＭＯＳ型半導体装置を第１図を参照し
ながら説明する。
ながら説明する。
第１図にかいて、１はｐ型シリコン基板、２は酸化膜、
３はポリシリコン膜によるゲート、４ａはシリコン基板
内１ｃ．ｎ型不純物拡散層による下部ドレイン領域、そ
して、４ｂはシリコン基板内型物拡散層による上部ドレ
イン領域、６ｂはポリシリコン膜内ｎ型不純物拡散眉に
よる上部ソース領域、７ａはｐ型シリコン基板が反転し
て形或されるｎチャンネル、そして７ｂはｐ型ポリシリ
コン膜が反転して形或されるｎチャンネルである。
３はポリシリコン膜によるゲート、４ａはシリコン基板
内１ｃ．ｎ型不純物拡散層による下部ドレイン領域、そ
して、４ｂはシリコン基板内型物拡散層による上部ドレ
イン領域、６ｂはポリシリコン膜内ｎ型不純物拡散眉に
よる上部ソース領域、７ａはｐ型シリコン基板が反転し
て形或されるｎチャンネル、そして７ｂはｐ型ポリシリ
コン膜が反転して形或されるｎチャンネルである。
以上のように構成された本実施例のＭＯｉ９型半導体装
置について、以下その動作を説明する。
置について、以下その動作を説明する。
まず、ゲート３に、しきい値を超える電圧を印加すると
、ｐ型シリコン基板１のゲート３下がｎ型に反転し、伝
導電子の自由に通過できるｎチャンネル７ａが形或され
る。筐た同時に、ゲート上のｐ型ポリシリコン膜５もｎ
型に反転し、ｎチャンネル７ｂが形或される。従って、
このｎチャンネル７ａｉよび７ｂが形或された状態で、
下部ドレイン領域４ａ′Ｊ？よび上部−ドレイン領域６
ａに正電圧を印加すると、伝導電子はｎチャンネル７ａ
を通って下部ソース領域４ｂから下部ドレイン領域４ａ
へ、そしてｎチャンネル７ｂを通って上部ソーぶ領域６
ｂから下部ドレイン領域６ａへ、それぞれの経路によシ
ドレイン電流が流れる。ところが、グート３に印加する
電圧が零の状態ではｎチャンネル７ａおよび７ｂが形成
されていないためドレイン電流は流れ々い。
、ｐ型シリコン基板１のゲート３下がｎ型に反転し、伝
導電子の自由に通過できるｎチャンネル７ａが形或され
る。筐た同時に、ゲート上のｐ型ポリシリコン膜５もｎ
型に反転し、ｎチャンネル７ｂが形或される。従って、
このｎチャンネル７ａｉよび７ｂが形或された状態で、
下部ドレイン領域４ａ′Ｊ？よび上部−ドレイン領域６
ａに正電圧を印加すると、伝導電子はｎチャンネル７ａ
を通って下部ソース領域４ｂから下部ドレイン領域４ａ
へ、そしてｎチャンネル７ｂを通って上部ソーぶ領域６
ｂから下部ドレイン領域６ａへ、それぞれの経路によシ
ドレイン電流が流れる。ところが、グート３に印加する
電圧が零の状態ではｎチャンネル７ａおよび７ｂが形成
されていないためドレイン電流は流れ々い。
以上のように本実施例によれば、ゲート下半導体基板内
のｎチャンネルに加え、ゲートの上にｎチャンネルが形
戒できるポリシリコン膜を有する構成にしたことによう
、大量のドレイン電流を流すことができる。
のｎチャンネルに加え、ゲートの上にｎチャンネルが形
戒できるポリシリコン膜を有する構成にしたことによう
、大量のドレイン電流を流すことができる。
なお、本実施例では、ｎチャンネル形或のため、シリコ
ン基板かよびゲート上ポリシリコン膜ｔｐ型、そして、
ソース領域およびドレイン領域形或のための拡散層をｎ
型としたが、ｐチャンネル形成のために、シリコン基板
およびゲート上ポリシリコン膜をｎ型、そして、ソース
領域およびドレイン領域形成のための拡散層をｐ型とし
てもよい。
ン基板かよびゲート上ポリシリコン膜ｔｐ型、そして、
ソース領域およびドレイン領域形或のための拡散層をｎ
型としたが、ｐチャンネル形成のために、シリコン基板
およびゲート上ポリシリコン膜をｎ型、そして、ソース
領域およびドレイン領域形成のための拡散層をｐ型とし
てもよい。
発明の効果
本発明のＭＯＳ型半導体装置によれば、ゲート上にポリ
シリコン膜を設けることによｂ１ゲート下のシリコン基
板のチャンネルに加えて、ポリシリコン膜中にもチャン
ネルが形成できるので、ドレイン電流駆動能力の高いＭ
ＯＳ型半導体装置を提供できる。
シリコン膜を設けることによｂ１ゲート下のシリコン基
板のチャンネルに加えて、ポリシリコン膜中にもチャン
ネルが形成できるので、ドレイン電流駆動能力の高いＭ
ＯＳ型半導体装置を提供できる。
第１図は本発明の一実施例におけるＭＯＳ型半導体装置
の断面図、第２図は従来のＭＯＳｆｉ半導体装置の断面
図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・酸化
膜、３・・・・・・ゲート、４ａ・・・・・・下部ドレ
イン領域、４ｂ・・・・・・下部ソース領域、５・・・
・・・ｐ型ポリシリコン膜、６ａ・・・・・・上部ドレ
イン領域、６ｂ・・・・・・上部ソース領域、７ａ・・
・・・・ｎチャンネル、７ｂ・・・・・・ｎチャンネル
、１１・・・・・・ｐ型シリコン基板、１２・・・・・
・酸化膜、１３・・・・・・ゲート、１４ａ・・・・・
・ドレイン領域、１４ｂ・・・・・・ソース領域、１７
・・・・・・ｎチャンネル。
の断面図、第２図は従来のＭＯＳｆｉ半導体装置の断面
図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・酸化
膜、３・・・・・・ゲート、４ａ・・・・・・下部ドレ
イン領域、４ｂ・・・・・・下部ソース領域、５・・・
・・・ｐ型ポリシリコン膜、６ａ・・・・・・上部ドレ
イン領域、６ｂ・・・・・・上部ソース領域、７ａ・・
・・・・ｎチャンネル、７ｂ・・・・・・ｎチャンネル
、１１・・・・・・ｐ型シリコン基板、１２・・・・・
・酸化膜、１３・・・・・・ゲート、１４ａ・・・・・
・ドレイン領域、１４ｂ・・・・・・ソース領域、１７
・・・・・・ｎチャンネル。
Claims (2)
- （１）半導体基板上のゲートとなる第一ポリシリコン膜
上に絶縁膜を構成し、この絶縁膜上にソース領域とドレ
イン領域を有する第二ポリシリコン膜を構成することに
より、ゲートとなる上記第一ポリシリコン膜を上記半導
体基板および上記第二ポリシリコン膜で挟む構造とし、
上記半導体基板および第二ポリシリコン膜の二層部分に
チャンネルを備えたことを特徴とするＭＯＳ型半導体装
置。 - （２）絶縁膜がゲートとなる第一ポリシリコン膜の表面
酸化膜であることを特徴とする特許請求の範囲第１項に
記載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15344989A JPH0319285A (ja) | 1989-06-15 | 1989-06-15 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15344989A JPH0319285A (ja) | 1989-06-15 | 1989-06-15 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319285A true JPH0319285A (ja) | 1991-01-28 |
Family
ID=15562799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15344989A Pending JPH0319285A (ja) | 1989-06-15 | 1989-06-15 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757047A (en) * | 1995-12-14 | 1998-05-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1989
- 1989-06-15 JP JP15344989A patent/JPH0319285A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757047A (en) * | 1995-12-14 | 1998-05-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US5933736A (en) * | 1995-12-14 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
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