JPH03192972A - 画像読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、例えば写真のような中間調を含む画像を多階
調のデータとして読み取って符号化する画像読取装置に
関する。

「従来の技術」 例えば、カラー写真のように中間調を含んだ原稿をファ
クシミリ装置で伝送する場合、原稿を多値画像データと
して読み取り、これを符号化して伝送している。多値画
像データは、２値画像と比べて伝送すべきデータが膨大
な量となるので、従来から多値画像データを圧縮して効
率的に伝送するための符号化方法が種々考えられている
。

このような、多値画像データを効率的に符号化する方法
として、各画像を階調平面（ビットブレーン）単位で管
理し、ビットブレーンごとに符号化する方法がある。

第１１図は従来から行われているビットブレーン符号化
の概念を示したものである。

Ｎビットで表わされる２Ｎ階調の多値画像データの場合
、多値画像データの各ビットに対応して第０プレーンか
ら第Ｎ−１までのＮ枚のビットブレーンでメモリが構成
される。多値画像データの各ビットは対応するビットプ
レーンに画素単位で順次格納される。格納されたデータ
を各ビットブレーンごとに注目すると２値データとなっ
ているので、ファクシミリ装置で用いられている符号化
をそのまま適用することができる。

そして、カラー写真等の多値画像データの階調は一般に
複数個の画素にわたって同一であったり、徐々に変化し
ているので、前の画素と比較して２値データの値が変化
するビット数は少ない。このため、各ビットブレーンの
２値データを見ると“Ｏ”または“ｌ”が連続しやすい
。従って、例えば１次元ランレングス符号化を行う場合
にも、効率的に符号化することが可能になる。

「発明が解決しようとする課題」 このようにビットブレーン符号化は、例えば１ライン分
読み取った多値画像データをメモリに格納し、これをビ
ットブレーンごとに読み出して符号化するものである。

しかし、従来から多値画像データは、メモリに画素単位
で書き込み、これを画素単位で読み出している。例えば
、第１番目のビットブレーンの符号化をする場合、全て
の画素を順次読み出し、各画素ごとに第１番目のビット
データをＣＰＵ　（中央処理装置）の制御により、また
はシフトレジスタを用いることにより取り出す。次に、
第ｉ＋１番目のピップレーンを符号化する場合には、再
び全ての画素を順次読み出し、第ｉ＋１番目のビット情
報を取り出している。

すなわち、多値画像データを符号化するためにメモリか
ら読み出す場合、同一の画素を各ビットブレーンごとに
読み出す必要があった。このためＮ階調、ｎ画素からな
るビットブレーンを符号化するためにはＮＸｎ回だけメ
モリの読み出しを行う必要があり、ビットプレーン符号
化の処理時間が遅くなるという欠点があった。

そこで本発明の目的は、高速なビットブレーン符号化が
可能な画像読取装置を提供することにある。

「課題を解決するための手段」 本発明の画像読取装置は、（ｉ）原稿を画素単位で走査
し多値画像データを入力する画像データ入力手段と、（
１１）多値画像データを各ビットごとに書き込む複数の
ビットメモリを概念上マトリクス状に配置し、少なくと
も１ライン分の多値画像データを格納するビットプレー
ンメモリと、（ｉｉｉ　）画像データ入力手段から画素
ごとに入力される多値画像データを前記ビットプレーン
メモリの各行ごとに書き込む書込手段と、（ｉｖ＞この
書込手段でビットプレーンメモリに各行ごとに書き込ま
れたデータを各列ごとに読み出す読出手段と、（Ｖ）こ
の読出手段で読み出されたデータを符号化する符号化手
段とを具備することを特徴とする画像読取装置とを備え
ている。

すなわち本発明は、多値画像データのストアされている
メモリへ、各画素単位ではなく、ビー／　）プレーン番
号に基づいてアクセス（読み出し）が可能なように構成
したものである。

「実施例」 以下、実施例につき本発明の詳細な説明する。

第１図は、本発明の一実施例における画像読取装置の概
要を示したものである。

この画像読取装置のＣＰＵ　（中央処理装置）１１はデ
ータバス等のパス１２を通じて次の各部と接続されてお
り、各種制御を行うようになっている。

ＲＯＭ１３は、多値画像のデータの読み込み、符号化等
の装置全体の動作を制御するためのプログラムが格納さ
れたリード・オンリ・メモリである。

ＲＡＭ１４は、各種制御のためのデータを格納するラン
ダム・アクセス・メモリである。

画像データ入力部１６は、画像を多値のデータとして読
み取るためのもので、図示しない光学系やモータ等を備
えている。本実施例において、多値画像データはｌビク
セル当り８ヒ゛ツトで構成されており、またｌラインの
画素数がｎであるものとする。

多値画像データ用ビットプレーンメモリ１７は、データ
入力時に画素単位で多値データを順次格納し、データ出
力時はブレーン番号ごとに画像データを出力するように
なっている。メモリ１７への入出力データ幅は８ビツト
である。

符号化部１８は、多値画像データ用ビットプレーンメモ
リ１７に格納された画像データを各ビットブレーンごと
に符号化する。符号化方式としてはランレングス符号化
や２次元の符号化等が可能であるが、特にこの方式に限
定されない。

インタフェース部１９は、例えばホストコンピュータと
の制御情報のやりとりや、符号化１ｆｆｌ１８で符号化
されたデータをホストコンピュータに送信するためのも
のである。

第２図は、多値画像用ビットプレーンメモリを構成する
ビットメモリの構成を示したものである。

ビットメモリ２１は、アドレスバス２２と接続されるア
ドレス指定端子２３を備えており、アドレスバス２２を
通じてビット単位で書き込みまたは読み出すアドレスが
指定される。書込信号端子２４は制御バス２６と、読出
信号端子２７は制御バス２８とそれぞれ接続され、これ
ら端子２４．２７は共にアクティブローとなっている。

ビットメモリ２１のチップセレクト端子２９には、２入
力のゲート素子３１の出力端子が接続されている。ゲー
ト素子３１の一方の入力端子にはピクセルセレクトバス
３２が接続され、他方の入力端子にはプレーンセレクト
バス３３が接続されている。これらセレクトバス３２．
３３には通常ハイ（Ｈ）レベルのセレクト信号が供給さ
れている。いずれか一方のセレクトバスからローレベル
のセレクト信号が供給されると、ゲート素子３１からロ
ーレベルの信号が出力されチップセレクト端子２９がア
クティブとなる。

ビットメモリ２１のデータ入出力端子（Ｄ＞３４には、
ビット入力ゲート３６を介してビット入力バス３７が接
続されている。ビット入力ゲート３６はアクティブロー
となっており、ロー（Ｌ）レベルの制御信号が供給され
ると、ビット入力バス３７を通して供給されるビットデ
ータを通過させる。データ入出力端子３１には、またビ
ット出力ゲート３８を介してビット出力バス３９が接続
されている。ビット出力ゲート３８はアクティブローと
なっており、ローレベルの制御信号が供給されるとビッ
ト出力バス３９にビットデータを通過させるようになっ
ている。

第３図は、多値画像用ビットプレーンメモリの記憶部の
構成を示したものである。

記憶部４１は６４個のビットメモリ２１を備えている。

これら６４個のビットメモリ２１は、本実施例で８ビツ
トで構成されている１画素を各ビットごとに格納するた
めに８列とし、また、８ビット単位で読み出すために８
行に配列されている。

ビットメモリ２１の第０行目はビットメモリ２１−０〜
２１−７で構成され、各々共通のピクセルセレクトバス
３２−０が各ゲート素子３１の一方の入力端子に接続さ
れている。同様に、第１行目の８個の各ビットメモリ２
１から第７行目の８個の各ビットメモリ２１のゲート素
子３１の一方の入力端子には、それぞれ共通のピクセル
セレクトバス３２−１〜３２−７が接続されている。

６４個のビットメモリ２１の第０列目は、ビット　メ　
モ　リ　　２　１−７　、　２１−１５　　、　　・・
・　・・・　、　　２　１−５５．２１−６３で構成さ
れ、各々共通のプレーンセレクトバス３３−０が各ゲー
ト素子３１の他方の入力端子に接続されている。同様に
、第１列目の８個の各ビットメモリ２１から第７列目の
８個の各ビットメモリ２１のゲート素子３１の他方の入
力端子には、それぞれ共通のプレーンセレクトバス３３
−１〜３３−７が接続されている。

各ビットメモＩＪ　２１のデータ入出力端子３４は、各
々ビット出力ゲート３８を介して各行ごとに共通するビ
ット出力バス３９−０〜３９−７に接続されている。ま
たデータ入出力端子３４は、各ビット入力ゲート３６を
介して各列ごとに共通するビット入力バス３７−０〜３
７−７に接続されている。

第４図は、多値画像用ビットプレーンメモリのセレクト
部の構成を示したものである。

セレクト部４２は、アドレスセレクタ４３、プレーンセ
レクタ４４、ピクセルセレクタ４６、第１のデータバッ
ファ４７および第２のデータバッファ４８を備えている
。アドレスセレクタ４３は、入力端子Ａと入力端子Ｂを
備えており、それぞれアドレスバス４９の別々のバスが
接続されている。

アドレスセレクタ４３の出力端子Ｙは、アドレスバス２
２と接続され、セレクト端子にローレベルの信号が入力
されると入力端子Ａからの入力を出力し、ハイレベルの
信号が供給されると入力端子Ｂからの入力を出力するよ
うになっている。

プレーンセレクタ４４は、アドレスバス４９と接続され
る３つの入力端子を備えている。ブレーンセレクタ４４
は、セレクト端子からローレベルの信号が供給されると
、各入力端子から供給される信号に基づいて出力端子か
らローレベルの制御信号を出力する。プレーンセレクタ
４４は、プレーンセレクトバス３３−７〜３３−０の１
つヲ順次選択し、それぞれ１ライン分ローレベルの信号
を出力するようになっている。

ビクセルセレクタ４６は、アドレスバス４９と接続され
る３つの入力端子を備えている。ビクセルセレクタ４６
は、セレクト端子カラローレヘルの信号が供給されると
、入力端子から供給される信号に基づいて、ピクセルセ
レクトバス３２−Ｄ〜３３−７の１つを画素単位に選択
してローレベルの信号を出力するようになっている。

第１のデータバッファ４７は、セレクト端子からローレ
ベルの信号が供給されると、ビットメモリ２１の各列（
第３図）からビット出力バス３９−７〜３９−０を介し
て読み出されるプレーン単位の情報をデータバス５１に
供給する。第２のデータバッファ４８は、セレクト端子
からローレベルの信号が供給されると、データバス５１
を通じて供給される画素単位の情報を各行のビットメモ
リ２１と接続されたビット入力バス３７−θ〜３７−７
に出力するようになっている。

セレクト部４２には、データの書き込み、または読み出
しを制御するための制御バス５２が接続されている。制
御バス５２は、アドレスセレクタ４３、ピクセルセレク
タ４６、第２のデータバッファ４８の各セレクト端子と
接続されている。制御バス５２は、反転ゲート５３を介
してブレーンセレクタ４４と第１のデータバッファ４７
のセレクト端子に接続されている。

次に、この記憶部４１とセレクト部４２で構成された多
値画像用ビットプレーンメモリ１７のデータの書き込み
と読み出しの動作について説明する。

多値画像データの書き込み 多値画像データを多値画像用ビットプレーンメモリ１７
に書き込む場合、記憶部４１（第３図）の制御バス２６
にローレベルの書込信号が供給される。ローレベルの書
込信号は各書込信号端子２４に供給され、ビットメモリ
２１−Ｏ〜２１−６３は書き込み可能な状態となる。ま
た、制御バス５２からローレベルの制御信号が供給され
、各ビットメモリ２１のデータ人出力端子３４に接続さ
れているビット入力ゲート３６がオープン状態となる。

一方、制御バス５２からローレベルの制御信号が供給さ
れると、ピクセルセレクタ４６と第２のデータバッファ
４８がアクティブな状態となる（第４図）。ビクセルセ
レクタ４６は、各画素ごとにアドレスバス４９から供給
される信号に基づいて、ピクセルセレクトバス３２−０
からピクセルセレクトバス３２−７までローレベルのｌ
ｌ（Ｊ　ｆｍ　４８号を順次１ライン分繰り返し出力す
る。

いま、ローレベルの制御信号がピクセルセレクトバス３
２−０に出力されたものとする。ローレベルの制御信号
はピクセルセレクトバス３２−０と接続されているゲー
ト素子３１−０〜３１−７に供給される（第３図）。こ
れらゲート素子３１−０〜３１−７からはローレベルの
信号が出力され、ビットメモリ２１−０〜２１−７が選
択される。これにより、データバス５１から供給される
画素単位の多値画像データは、選択されたビットメモリ
２１−０〜２１−７に各ビット入力バス３７からオーブ
ン状態のビット入力ゲート３６を介してビットごとにそ
れぞれ書き込まれる。各ビットメモリ２１への書き込み
は、アドレスセレクタ４３を介してアドレスバス２２か
ら供給されるアドレス指定信号に基づいて指定されたア
ドレスに書き込まれる。

１画素分の書き込みが終了すると、次にピクセルセレク
トバス３２−１にローレベルの制ｉｌｌ　（”　号が出
力され、第１行目のビットメモ’Ｊ　２１−８〜２１−
１５に次の画素の多値画像データが書き込まれる。第０
行目から第７行目までは同一のアドレスに書き込まれる
。ピクセルセレクトバス３２−〇からゲート素子３１−
７まで順次ローレベルの制御信号が出力されると、アド
レスセレクタ４３からはアドレスバス２２に次のアドレ
スを指定するアドレス指定信号が出力される。

多値画像データの読み出し 多値画像用ビットプレーンメモリ１７に書き込まれた多
値画像データを読み出す場合、記憶部４１０制御バス２
８にローレベルの読出信号が供給される。ローレベルの
読出信号は各読出信号端子２７に供給され、ビットメモ
リ２１−０〜２１−６３は読み出し可能な状態となる。

また、制御バス５２からハイレベルの制御信号が供給さ
れ、各ビットメモリ２１のデータ入出力端子３４に接続
されているビット出力ゲート３８がオープン状態となる
。

一方、制御バス５２からハイレベルの制御信号が供給さ
れると、反転ゲート５３で反転され、プレーンセレクタ
４４と第１のデータバッファ４７がアクティブな状態と
なる（第４図）。プレーンセレクタ４４は、アドレスバ
ス４９から供給されるアドレス指定信号に基づいて、ブ
レーンセレクトバス３３−０からプレーンセレクトバス
３３−７までローレベルの制御信号を順次出力する。

いま、ローレベルの制御信号がブレーンセレクトバス３
３−７に出力されたものとすると、これと接続されてい
るゲート素子３１−０．３１−８、・・・・・・、３１
−４９．３１−５６からローレベルの信号が出力される
。これによって、第７列目のビットメモリ２１−０、・
・・・・・、２１−５６が選択され、アドレスバス２２
から供給される信号で指定されるアドレスに書き込まれ
ている各データが１ビツトずつ読み出される。引き続き
、第７列目のビットメモリ２１から１ライン分のデータ
を読み出す。各ビットメモリ２１から読み出されたデー
タはそれぞれビット出力ゲート３８およびビット出力バ
ス３９を介して第１のデータバッファ４７に供給され、
データバス５１から出力される。

第７列目のビットメモリ２１から１ライン分の読み出し
が終了すると、ビクセルセレクタ４６からは順次ピクセ
ルセレクトバス３２−６．３６−５、・・・・・・、３
６−０の順にローレベルの信号が１ライン分出力される
。

次に、このような多値画像用ビットプレーンメモリ１７
を使用して多値画像データのビットプレーン符号化する
動作について説明する。

第５図は画像データ入力部で読み取る１ライン分の多値
画像データの構成を示したものである。

画像データ入力部１６は、各ラインごとに第０番目の画
素から順次第ｎ番目の画素までを読み取り、多値画像デ
ータを各画素ごとに供給する。本実施例は、８ビット単
位でデータを読み出す構成としているので、８画素単位
にブロック分けしている。

第６図は、画像データ入力部から供給される多値画像デ
ータを符号化する流れを示したものである。

ＣＰＵ１１は、多値画像用ビットプレーンメモリ１７に
多値画像データの書き込みを開始するアドレスを指定す
るメモリポインタの初期設定を行う（ステップ■）。Ｃ
ＰＵＩＩは画像データ入力部１６から１画素分の多値画
像データを受は取り（ステップ■）、指定された行のビ
ットメモリ２１の指定されたアドレスにピクセルセレク
トバス３２（第３図）を通して書き込む（ステップ■）
。

第７図は、多値画像用ビットプレーンメモリに多値画像
データを書き込む場合のデータビット構成を示したもの
である。各画素の各ビットは、それぞれ対応するビット
入力バス３７−θ〜３７−７に供給され、所定のビット
メモリ２１に書き込まれる。

ＣＰＵＩＩは、多値画像データを１画素分書き込んだ後
メモリポインタをインクリメントする（ステップ■）。

ｌライン分の各画素についての書き込みが終了していな
い場合にはくステップ■；Ｎ）、ステップ■に戻って処
理を繰り返す。１ライン分の書き込みが終了するとＣＰ
ＵＩＩは、読み出しを行うプレーンの番号として“７″
を設定すると共に（ステップ■〉、メモリポインタの初
期設定を行う（ステップ■）。ＣＰＵＩＩは、設定され
た番号のプレーンに対応する列の各ビットメモリ２１（
第３図）から１ビツトずつのデータ合計１バイトを読み
出す（ステップ■）。

第８図は、多値画像用ビットプレーンメモリから読み出
したデータのビット構成を示したものである。設定され
たプレーンに対応する列の８個の各ビットメモリ２１か
ら１ビツトずつ読み出された１バイトのデータは、ビッ
ト出力バス３９−７〜３９−０を通じて出力される。

ＣＰＬＩＩＩは、メモリポインタをインクリメイトする
と共に（ステップ■）、読み出したデータは符号化部１
８へ送信され（ステップ［Ｆ］）、符号化される。

設定した番号のプレーンについて１ライン分（８１９７
７分）の読み出しが終了していない場合には（ステップ
■；Ｎ）、ステップ■に戻って読み出しを繰り返す。１
ライン分の読み出しが終了した場合（ステップ■；Ｙ）
、設定したプレーン番号をデクリメントする（ステップ
０）。

ＣＰＵＩＩは、全ブレーンについて読み出しが終了して
いない場合（ステップ０；Ｎ）、ステップ■に戻って各
プレーンごとに読み出しを繰り返す。全ブレーンについ
て読み出しが終了するとくステップ＠；Ｙ）、１ライン
分の多値画像データについて画素ごとの書き込みとプレ
ーンごとの読み出しが終了する。全ラインについて終了
していない場合にはくステップ■；Ｎ）、ステップ■に
戻って次のラインについて各画素ごとの書き込みとプレ
ーンごとの読み出しを繰り返す。全ラインについて書き
込みと読み出しが終了している場合にはくステップ＠；
Ｙ）、処理を終了する。

第９図は、多値画像用ビットプレーンメモリに多値画像
データを１ライン分書き込んだ状態のメモリマツプにつ
いて示したものである。図中の符号Ｘは、ステップ■で
設定されたアドレスである。

ただし、各ビットメモリ２１ごとのアドレスとは異なっ
ている。

第１０図は、多値画像用ビットプレーンメモリから多値
画像データを１ライン分読み出す場合のメモリマツプに
ついて示したものである。図中の符号Ｘは、ステップ■
で設定したアドレスであり、各ビットメモリ２１ごとの
アドレスとは異なっている。

以上説明した実施例では、１ライン分ずつ多値画像デー
タの書き込みと読み出しを行ったが、多値画像用ビット
プレーンメモリを複数ライン分、例えば１ペ一ジ分とし
、多値画像データの書き込みと読み出しの処理を別々に
行うようにしてもよい。

また以上説明した実施例では、画像データ入力部から供
給される多値画像データをそのまま多値画像用ビットプ
レーンメモリに書き込み、これに基ライてビットプレー
ン符号化したが、前処理として１画素前の多値画像デー
タとの差分をとり、その値をビットブレーン符号化する
構成としてもよい。

「発明の効果」 このように本発明によれば、多値画像データのストアさ
れているメモリからビットプレーンごとに直接読み出し
を行う構成としたので、高速なビットブレーン符号化を
行うことが可能となる。また、多値画像データをビット
ブレーン符号化することによって効率の良い符号化を行
うことができる。

【図面の簡単な説明】

第１図〜第１０図は本発明の一実施例を説明するための
ものであり、このうち第１図は画像読取装置の回路構成
を示すブロック図、第２図はビットメモリの回路図、第
３図は多値画像用ビットプレーンメモリの記憶部の回路
図、第４図は多値画像用ビットプレーンメモリのセレク
ト部の回路図、第５図は画像データ入力部で読み取られ
る多値画像データ１ライン分の構成を示す説明図、第６
図は多値画像データの書き込みと読み出しの流れを示す
流れ図、第７図は多値画像データの書き込み詩のデータ
ビット構成の説明図、第８図は多値画像データの読み出
し、時のデータビット構成の説明図、第９図はメモリ書
き込み時のメモリマツプを示す説明図、第１０図はメモ
リ読み出し時のメモリマツプを示した説明図、第１１図
はビットプレーンメモリの概念を説明するための概念図
である。 １１・・・・・・ＣＰＵ、１６・・・・・・画像データ
入力部、１７・・・・・・多値画像用ビットプレーンメ
モリ、１８・・・・・・符号化部。

Claims (1)

1. 【特許請求の範囲】 原稿を画素単位で走査し多値画像データを入力する画像
   データ入力手段と、 多値画像データを各ビットごとに書き込む複数のビット
   メモリをマトリクス状に配置し、少なくとも１ライン分
   の多値画像データを格納するビットプレーンメモリと、 前記画像データ入力手段から画素ごとに入力される多値
   画像データを前記ビットプレーンメモリの各行ごとに書
   き込む書込手段と、 この書込手段で前記ビットプレーンメモリに各行ごとに
   書き込まれたデータを各列ごとに読み出す読出手段と、 この読出手段で読み出されたデータを符号化する符号化
   手段 とを具備することを特徴とする画像読取装置。