JPH0319373A - 強誘電体薄膜の形成方法 - Google Patents
強誘電体薄膜の形成方法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000004544 sputter deposition Methods 0.000 claims abstract description 8
- 239000010408 film Substances 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 2
- 229910052760 oxygen Inorganic materials 0.000 claims 2
- 239000001301 oxygen Substances 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 13
- 230000005621 ferroelectricity Effects 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 4
- 239000002253 acid Substances 0.000 abstract description 2
- 229910003781 PbTiO3 Inorganic materials 0.000 abstract 1
- 229910020698 PbZrO3 Inorganic materials 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 11
- 238000000137 annealing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Landscapes
- Physical Vapour Deposition (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明は、強誘電体を用いた，強誘電体メモｊ，特に電
気的に書き換え可能な不揮発性メモリの製造方法、特に
強誘電体薄膜の形成方法に関する６のである。
気的に書き換え可能な不揮発性メモリの製造方法、特に
強誘電体薄膜の形成方法に関する６のである。
〔発明の眼要１
本発明は、強誘電体薄膜の形成方１去において強請電Ｉ
，ｔ膜を形成する工程と、強誘電体薄摸をＩｉｊｉフＬ
のパターンにエッチングする工程と，所定のパターンに
形成した後に熱処理をする工程とすることにより、強誘
電体薄膜の特性に優れ、かつクラソクの発生がない強誘
電体薄膜を得るようにしたちのである． ［従来の技術］ 従来の半導体不揮発性メモリとしては，絶縁ゲート中の
トラ・ンブまたは冫平遊ゲート（こシリコン基板からの
電荷を注入することによりシリコン基板の表面ポテンシ
ャルが変調される現象を用いたＭ Ｉ Ｓ 型トランジ
スタが一般に使用されておりＩＥＰＲＯＭ（紫外線消去
型不揮発性メモリ）やＥＩＥＰＲＯＭ（電気的書き換え
可能型不揮発性メモ１）などとして実用化されている。
，ｔ膜を形成する工程と、強誘電体薄摸をＩｉｊｉフＬ
のパターンにエッチングする工程と，所定のパターンに
形成した後に熱処理をする工程とすることにより、強誘
電体薄膜の特性に優れ、かつクラソクの発生がない強誘
電体薄膜を得るようにしたちのである． ［従来の技術］ 従来の半導体不揮発性メモリとしては，絶縁ゲート中の
トラ・ンブまたは冫平遊ゲート（こシリコン基板からの
電荷を注入することによりシリコン基板の表面ポテンシ
ャルが変調される現象を用いたＭ Ｉ Ｓ 型トランジ
スタが一般に使用されておりＩＥＰＲＯＭ（紫外線消去
型不揮発性メモリ）やＥＩＥＰＲＯＭ（電気的書き換え
可能型不揮発性メモ１）などとして実用化されている。
［発明が解決しようとする課題］
しかしこれらの不揮発性メモリは、清報の書き換え電圧
が、通常約２０Ｖ＠後と高いことや，害き換え時間が非
常に長い（例えばＥＥＦＲＯＭの場合数十ｍｓｅｃ）な
どの欠点を有す．また、情÷］；の書き換え回数が、約
１０＠回程度であり，非′１１！に少なく、繰り返し使
用する場合には問題が多し）． 電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては，書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切って６分極は保
持されるため、理悲的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては，例えば米国特許４１４９３０２の様に、シリ
コン基｛ル上に強誘電体からなるキャパシタを集積した
Ｊ，ｊＩｊ造や、米国特許３８３２７００のようにＭ
Ｉ Ｓ ’ｒＡ［・ランジスクのゲート部分に強誘電体
膜を配置した不揮発性メモリなどの提案がなされている
６また、最近では、第３図のようなＭＯＳ型半導（本装
置に積層した構造の不揮発性メモリがＩＥＤＭ８７ｐｐ
、８５０−８５１に提案されてる。第３図において，３
０１はＰ型Ｓｉ基板であり、３０２は素子分離用のＬＯ
ＧＯＳ酸化膜、３０３はソスとなるＮ型拡敗層であり，
３０４はドレイノとなるＮ型拡敗層である。３０５はゲ
ートＮ １％であり、３０６は層間絶縁膜である。３０
８が強誘電体膜であり，電極３０８と３０９により挟ま
れ、キャパシタを構成している．３１０は第２層間絶縁
膜であり、３１１が配線電極となるＡ１である．強誘電
体薄膜として例えばＰＺＴを使用した場合、強誘電性を
得るためには結晶構造としで、ペロブス力イト構造とす
る必要がある。ぺロブスカイト構造を得るためには、例
えば強誘電体河膜の形成方法としてスパッタリング法を
使った場合，基ｔＦｊ 濡度を５００℃以上に上げるか
、または低温でスパッタした後、５００″Ｃ以上でアニ
ルする方法がよくとられる．このように例えばスパノク
リング法により強誘電体薄膜を形成した後：ニアニール
した場合には強誘電体薄膜と基板である例えばＳｉ基板
との熱膨張係数の違いにより、アニールした後にクラッ
クが発生するという課題を有する．そこで本発明はこの
ような課題を解沃するもので，その目的とする所は，ク
ラックの発士がなく強誘電体性に優れた強誘電体薄膜の
形成方法を提供する所にある． ［課題を解決するための千段１ 本発明の強誘電体薄膜の形成方法は，強誘電体膜を形成
する工程と、強誘電体薄膜の形成後、所定のパターンに
エンチングする工程と、その後声九処理をする工程とし
たことを特徴とする。
が、通常約２０Ｖ＠後と高いことや，害き換え時間が非
常に長い（例えばＥＥＦＲＯＭの場合数十ｍｓｅｃ）な
どの欠点を有す．また、情÷］；の書き換え回数が、約
１０＠回程度であり，非′１１！に少なく、繰り返し使
用する場合には問題が多し）． 電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては，書き込み時間と読み出し時間が
原理的にほぼ同じであり、また電源を切って６分極は保
持されるため、理悲的な不揮発性メモリとなる可能性を
有する。このような強誘電体を用いた不揮発性メモリに
ついては，例えば米国特許４１４９３０２の様に、シリ
コン基｛ル上に強誘電体からなるキャパシタを集積した
Ｊ，ｊＩｊ造や、米国特許３８３２７００のようにＭ
Ｉ Ｓ ’ｒＡ［・ランジスクのゲート部分に強誘電体
膜を配置した不揮発性メモリなどの提案がなされている
６また、最近では、第３図のようなＭＯＳ型半導（本装
置に積層した構造の不揮発性メモリがＩＥＤＭ８７ｐｐ
、８５０−８５１に提案されてる。第３図において，３
０１はＰ型Ｓｉ基板であり、３０２は素子分離用のＬＯ
ＧＯＳ酸化膜、３０３はソスとなるＮ型拡敗層であり，
３０４はドレイノとなるＮ型拡敗層である。３０５はゲ
ートＮ １％であり、３０６は層間絶縁膜である。３０
８が強誘電体膜であり，電極３０８と３０９により挟ま
れ、キャパシタを構成している．３１０は第２層間絶縁
膜であり、３１１が配線電極となるＡ１である．強誘電
体薄膜として例えばＰＺＴを使用した場合、強誘電性を
得るためには結晶構造としで、ペロブス力イト構造とす
る必要がある。ぺロブスカイト構造を得るためには、例
えば強誘電体河膜の形成方法としてスパッタリング法を
使った場合，基ｔＦｊ 濡度を５００℃以上に上げるか
、または低温でスパッタした後、５００″Ｃ以上でアニ
ルする方法がよくとられる．このように例えばスパノク
リング法により強誘電体薄膜を形成した後：ニアニール
した場合には強誘電体薄膜と基板である例えばＳｉ基板
との熱膨張係数の違いにより、アニールした後にクラッ
クが発生するという課題を有する．そこで本発明はこの
ような課題を解沃するもので，その目的とする所は，ク
ラックの発士がなく強誘電体性に優れた強誘電体薄膜の
形成方法を提供する所にある． ［課題を解決するための千段１ 本発明の強誘電体薄膜の形成方法は，強誘電体膜を形成
する工程と、強誘電体薄膜の形成後、所定のパターンに
エンチングする工程と、その後声九処理をする工程とし
たことを特徴とする。
［実 施 例１
第１図は，本発明の半導体装｛１ｔの一実施例にｌｊｊ
，．ける主要工程図である。以下、第１図に従い、本弁
明の強誘電体薄膜の形成方法を説明する。
，．ける主要工程図である。以下、第１図に従い、本弁
明の強誘電体薄膜の形成方法を説明する。
（第１図（ａ） ） １ ０ １は基板となる｛列え
ばＳｉ基板である。＋０２は基板と強誘電体薄膜を分離
する絶縁膜であり、例えば酸化膜をＩ ＬＩ ＩＴＩ
Ｉｆ三１ｉｌ２する。１０３は強誘電体薄膜の下部に形
成される下部電極であり、例えばＰｔをＩＯＯＯＡ形成
する。
ばＳｉ基板である。＋０２は基板と強誘電体薄膜を分離
する絶縁膜であり、例えば酸化膜をＩ ＬＩ ＩＴＩ
Ｉｆ三１ｉｌ２する。１０３は強誘電体薄膜の下部に形
成される下部電極であり、例えばＰｔをＩＯＯＯＡ形成
する。
（第１図（ｂ）） 次に強誘電体，コリｎｉ １ｏ ４
を｛ｔ）１λばスバック法により約５ ０ ０ ０ Ａ
形成する。強講電体としては例えばＰＺＴを用い、ター
ゲソ１・とじては例えばＰ ｂ Ｚ ｒ Ｏ ３ ／
Ｐ ｂ Ｔ ｉ Ｏ ３ ＝５２％／４８％にＰｂＯを
５ｍｏ ｌ％添加したクゲットを用いる。スバッタ条件
としてはＡｒ／０２雰囲気中で例えば、２００Ｗて、基
板温度としては例えば、常（品から３００℃の間でスパ
ッタを行なう． （第１図（Ｃ）） 次にＨＣＬとＨＦの混酸で所定のパ
ターン１０５にエッチングする．そしてこの状態で、例
えば０２雰囲気中で、５５０℃、１時間の熱処理を行な
う．この熱処理によりスバッタされたＰＺＴはペロブス
力イト構造となり強誘電性を示すようになる。そして、
所定のパターンに形成した後にアニールを行なうため，
クラックは発生しない。
を｛ｔ）１λばスバック法により約５ ０ ０ ０ Ａ
形成する。強講電体としては例えばＰＺＴを用い、ター
ゲソ１・とじては例えばＰ ｂ Ｚ ｒ Ｏ ３ ／
Ｐ ｂ Ｔ ｉ Ｏ ３ ＝５２％／４８％にＰｂＯを
５ｍｏ ｌ％添加したクゲットを用いる。スバッタ条件
としてはＡｒ／０２雰囲気中で例えば、２００Ｗて、基
板温度としては例えば、常（品から３００℃の間でスパ
ッタを行なう． （第１図（Ｃ）） 次にＨＣＬとＨＦの混酸で所定のパ
ターン１０５にエッチングする．そしてこの状態で、例
えば０２雰囲気中で、５５０℃、１時間の熱処理を行な
う．この熱処理によりスバッタされたＰＺＴはペロブス
力イト構造となり強誘電性を示すようになる。そして、
所定のパターンに形成した後にアニールを行なうため，
クラックは発生しない。
クラックの発生とパターンの大きさについて｛炙討した
ところ、第２図のように、下部電極２０１〜２０３上に
強誘電体薄膜を形成する場合、第２図（ａ）の様に、強
誘電体薄膜２０４〜２０６を独立に形成してやればクラ
ックは発生しないことが分かった．さらに、第２図（ｂ
）の様に，強誘電体薄膜を下部電極に対し一片を繋げて
やって６クラックは発生しないこと６分かった．そして
、一片の長さ２０８を１０ｕｍ以下にしてやれば他片が
繋がっていて６良いこともわかった．以上の説明におい
ては強誘電体薄膜部分についてのみ述べたため、基板と
してはＳｉＭｍばかりでなく他の基板で６良い。さらに
強誘電体薄膜と同時に能動素子として例えばＭｏｓ＋−
ランジスタを集積してち良いことはいうまでも無い。
ところ、第２図のように、下部電極２０１〜２０３上に
強誘電体薄膜を形成する場合、第２図（ａ）の様に、強
誘電体薄膜２０４〜２０６を独立に形成してやればクラ
ックは発生しないことが分かった．さらに、第２図（ｂ
）の様に，強誘電体薄膜を下部電極に対し一片を繋げて
やって６クラックは発生しないこと６分かった．そして
、一片の長さ２０８を１０ｕｍ以下にしてやれば他片が
繋がっていて６良いこともわかった．以上の説明におい
ては強誘電体薄膜部分についてのみ述べたため、基板と
してはＳｉＭｍばかりでなく他の基板で６良い。さらに
強誘電体薄膜と同時に能動素子として例えばＭｏｓ＋−
ランジスタを集積してち良いことはいうまでも無い。
ｒ発明の効果〕
以上述べてきた様に、本発明によれば、強誘電体薄膜の
形成方ｌ去において，強誘電体膜を形成する工程と、所
定のパターンにエッチングする工程と、熱処理をする工
程としたため、強誘電性に優れ，かつ、クラックの発生
のない強誘電体薄膜の形成が可能となるという効果を有
する。
形成方ｌ去において，強誘電体膜を形成する工程と、所
定のパターンにエッチングする工程と、熱処理をする工
程としたため、強誘電性に優れ，かつ、クラックの発生
のない強誘電体薄膜の形成が可能となるという効果を有
する。
第１図（ａ）〜（Ｃ）は本発明の強誘電体薄膜の形成方
法の主要工程図であり、第２図（ａ）（ｂ）は本発明の
強誘電体薄膜の所定パターンを示す図である。第３図は
従来の強誘電体メモリーの断面図である。 １０１．３０１・・・Ｓｉ基板 １０２ 、 ３０２ ・ １０４ ・ ・ ・ ・ ・ １ ０ ５ ・ ・ ・ ・ ・ １０３、 ２０１． ２ ０ ４ ・・素子分ｉｉｉＩ ＩＩ＠ ・・強誘電体薄膜 ・・所定パターン ２０２．２０３ ・・・下部電極 ２０５、２０６、２０７ ・・・強誘電体薄膜の所定バタ ン ・所定パターンの長さ ・・Ｎ型拡敗層 ・・ゲート電極 ・・・強誘電体膜 ・・・ＡＩ電極 ・一層間絶縁膜 ・・・下部電極 ・・上部電極 以上 ｈ １ 園 （α） ２ ０ ８ ３０３、 ３０４ ・ ３０５ ・ ・ ・ ・ ３０８ ・ ・ ・ ３１１ ・ ・ ・ ・ ３０６． ３１０ ３０７ ・ ・ ・ ３０９ ・ ・ ・ ・ ｓｏ５
法の主要工程図であり、第２図（ａ）（ｂ）は本発明の
強誘電体薄膜の所定パターンを示す図である。第３図は
従来の強誘電体メモリーの断面図である。 １０１．３０１・・・Ｓｉ基板 １０２ 、 ３０２ ・ １０４ ・ ・ ・ ・ ・ １ ０ ５ ・ ・ ・ ・ ・ １０３、 ２０１． ２ ０ ４ ・・素子分ｉｉｉＩ ＩＩ＠ ・・強誘電体薄膜 ・・所定パターン ２０２．２０３ ・・・下部電極 ２０５、２０６、２０７ ・・・強誘電体薄膜の所定バタ ン ・所定パターンの長さ ・・Ｎ型拡敗層 ・・ゲート電極 ・・・強誘電体膜 ・・・ＡＩ電極 ・一層間絶縁膜 ・・・下部電極 ・・上部電極 以上 ｈ １ 園 （α） ２ ０ ８ ３０３、 ３０４ ・ ３０５ ・ ・ ・ ・ ３０８ ・ ・ ・ ３１１ ・ ・ ・ ・ ３０６． ３１０ ３０７ ・ ・ ・ ３０９ ・ ・ ・ ・ ｓｏ５
Claims (5)
- （１）強誘電体膜を形成する工程と、 強誘電体薄膜を所定のパターンにエッチングする工程と
、 熱処理をする工程とを含むことを特徴とする強誘電体薄
膜の形成方法。 - （２）前記強誘電体膜を形成する工程がスパッタリング
であることを特徴とする請求項１記載の強誘電体薄膜の
形成方法。 - （３）前記熱処理をする工程が、少なくとも酸素を含む
雰囲気で、かつ５００℃以上であることを特徴とする請
求項１記載の強誘電体薄膜の形成方法。 - （４）前記所定のパターンの少なくとも一片の大きさが
１０ｕｍ以下であることを特徴とする請求項１記載の強
誘電体薄膜の形成方法。 - （５）前記強誘電体膜を形成する工程がスパッタリング
であり、かつ、前記熱処理をする工程が、少なくとも酸
素を含む雰囲気で、かつ５００℃以上であり、かつ、前
記所定のパターンの少なくとも一片の大きさが１０ｕｍ
以下であることを特徴とする請求項１記載の強誘電体薄
膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153997A JPH0319373A (ja) | 1989-06-16 | 1989-06-16 | 強誘電体薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153997A JPH0319373A (ja) | 1989-06-16 | 1989-06-16 | 強誘電体薄膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319373A true JPH0319373A (ja) | 1991-01-28 |
Family
ID=15574659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153997A Pending JPH0319373A (ja) | 1989-06-16 | 1989-06-16 | 強誘電体薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424958A (ja) * | 1990-05-15 | 1992-01-28 | Mitsubishi Materials Corp | 容量素子の構造 |
| WO1992002045A1 (fr) * | 1990-07-20 | 1992-02-06 | Seiko Epson Corporation | Procede de fabrication de dispositifs a semi-conducteurs |
| JP2008205235A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-06-16 JP JP1153997A patent/JPH0319373A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424958A (ja) * | 1990-05-15 | 1992-01-28 | Mitsubishi Materials Corp | 容量素子の構造 |
| WO1992002045A1 (fr) * | 1990-07-20 | 1992-02-06 | Seiko Epson Corporation | Procede de fabrication de dispositifs a semi-conducteurs |
| JP2008205235A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8338249B2 (en) | 2007-02-21 | 2012-12-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same having improved polarization reversal characteristic |
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