JPH03194796A - ジョセフソンメモリ - Google Patents
ジョセフソンメモリInfo
- Publication number
- JPH03194796A JPH03194796A JP1334084A JP33408489A JPH03194796A JP H03194796 A JPH03194796 A JP H03194796A JP 1334084 A JP1334084 A JP 1334084A JP 33408489 A JP33408489 A JP 33408489A JP H03194796 A JPH03194796 A JP H03194796A
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- JP
- Japan
- Prior art keywords
- junction
- josephson
- quantum interference
- current
- interference element
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- Pending
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
ジョセフソンメモリ特に高速ジョセフソンメモリ回路に
用いるメモリセルの構成に関し、動作マージンが高い容
量結合型メモリセルを提供することを目的とし、 単接合の量子干渉素子からなる情報蓄積部と、前記量子
干渉素子のジョセフソン接合の両端の電圧変化を伝達す
る結合容量と、２接合量子干渉素子からなる情報読出し
部とを備え、前記２接合量子干渉素子のジョセフソン接
合のうち、臨界電流の小さなジョセフソン接合に前記結
合容量を接続して該接合に読出し信号を与えるよう構成
する。
用いるメモリセルの構成に関し、動作マージンが高い容
量結合型メモリセルを提供することを目的とし、 単接合の量子干渉素子からなる情報蓄積部と、前記量子
干渉素子のジョセフソン接合の両端の電圧変化を伝達す
る結合容量と、２接合量子干渉素子からなる情報読出し
部とを備え、前記２接合量子干渉素子のジョセフソン接
合のうち、臨界電流の小さなジョセフソン接合に前記結
合容量を接続して該接合に読出し信号を与えるよう構成
する。
本発明は、ジョセフソンメモリ特に高速ジョセフソンメ
モリ回路に用いるメモリセルの構成に関する。
モリ回路に用いるメモリセルの構成に関する。
ジョセフソン素子は現在知られているデバイスで最も高
速かつ低消費電力のデバイスである。このジョセフソン
集積回路を用いて高速のデータ処理システムを構成する
ためには、論理回路ばかりでなく、メモリもジョセフソ
ン素子で実現する必要がある。これらジョセフソン論理
回路、ジョセフソンメモリ回路を、短い伝送線路で接続
することにより、ジョセフソン素子の高速性が活かされ
、高速データ処理システムが実現される。
速かつ低消費電力のデバイスである。このジョセフソン
集積回路を用いて高速のデータ処理システムを構成する
ためには、論理回路ばかりでなく、メモリもジョセフソ
ン素子で実現する必要がある。これらジョセフソン論理
回路、ジョセフソンメモリ回路を、短い伝送線路で接続
することにより、ジョセフソン素子の高速性が活かされ
、高速データ処理システムが実現される。
ジゴセフ゛ソンメモリセルで最も一般的なものは第４図
に示すメモリセル（ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒ
ｅ５ｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ、
Ｖｏｌ、 ２４．Ｎｏ、 ２＋ ｐ１４３．１９８０）
である。このメモリセルでは３接合の量子干渉素子（蓄
積部）と２接合の量子干渉素子（読出し部）が磁界結合
した構造を持つ。Ｊ、−Ｊ、は該３接合量子干渉素子の
ジョセフソン接合、Ｊ４＋Ｊ、は該２接合量子干渉素子
のジョセフソン接合である。
に示すメモリセル（ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒ
ｅ５ｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ、
Ｖｏｌ、 ２４．Ｎｏ、 ２＋ ｐ１４３．１９８０）
である。このメモリセルでは３接合の量子干渉素子（蓄
積部）と２接合の量子干渉素子（読出し部）が磁界結合
した構造を持つ。Ｊ、−Ｊ、は該３接合量子干渉素子の
ジョセフソン接合、Ｊ４＋Ｊ、は該２接合量子干渉素子
のジョセフソン接合である。
このメモリセルでは、ワード、ビット選択電流１、、Ｉ
、が０のとき接合Ｊｌ””Ｊｘは無電圧状態で、バイア
ス電流Ｉ、が超伝導ループのブランチＢ、、Ｂ２に、各
々のインダクタンスに応じて分流し、接合Ｊ、、Ｊ２．
Ｊ３でも各々の回路のインダクタンスに応じて分流し、
ループ他端で合流し、バイアス電源の他端へ流出する。
、が０のとき接合Ｊｌ””Ｊｘは無電圧状態で、バイア
ス電流Ｉ、が超伝導ループのブランチＢ、、Ｂ２に、各
々のインダクタンスに応じて分流し、接合Ｊ、、Ｊ２．
Ｊ３でも各々の回路のインダクタンスに応じて分流し、
ループ他端で合流し、バイアス電源の他端へ流出する。
電流ＩＸ、Ｉ、が流れてこの超伝導ループ（情報蓄積部
）が選択されると、インダクタンスＬ３＋Ｌ５とＬ１イ
ンダクタンスＬ、、Ｌ６とＬ２の各磁気結合により接合
ハ〜Ｊ、がスイッチする（接合を流れる電流１．を縦軸
、Ｉｘ＋Ｉ、を横軸にとった闇値特性において、Ｉ！ｌ
とＩ、＋１．ｔで定まる動作点が闇値特性の外に出て接
合が電圧状態になる）。接合が電圧状態になると、ブラ
ンチＢ１を流れていた電流はブランチＢ２を流れるよう
になり、ブランチＢ＋ は無電流になる。無電流では接
合Ｊ１〜Ｊ、は無電圧状態に戻り、この状態でバイアス
電流Ｉ、をオフにするとブランチＢ、の電流はブランチ
Ｂ１を通って貫流するようになる。
）が選択されると、インダクタンスＬ３＋Ｌ５とＬ１イ
ンダクタンスＬ、、Ｌ６とＬ２の各磁気結合により接合
ハ〜Ｊ、がスイッチする（接合を流れる電流１．を縦軸
、Ｉｘ＋Ｉ、を横軸にとった闇値特性において、Ｉ！ｌ
とＩ、＋１．ｔで定まる動作点が闇値特性の外に出て接
合が電圧状態になる）。接合が電圧状態になると、ブラ
ンチＢ１を流れていた電流はブランチＢ２を流れるよう
になり、ブランチＢ＋ は無電流になる。無電流では接
合Ｊ１〜Ｊ、は無電圧状態に戻り、この状態でバイアス
電流Ｉ、をオフにするとブランチＢ、の電流はブランチ
Ｂ１を通って貫流するようになる。
これがデータ１．０の一方の記憶状態である。
超伝導ループに超伝導電流が流れており、１０＝０の状
態で電流ＩＸ、Ｉ、を流し、接合Ｊ、〜Ｊ。
態で電流ＩＸ、Ｉ、を流し、接合Ｊ、〜Ｊ。
を電圧状態にすると、超伝導ループに超伝導電流が流れ
られなくなり、超伝導電流が消滅する。これが消去また
はデータ１．０の他方の記憶である。
られなくなり、超伝導電流が消滅する。これが消去また
はデータ１．０の他方の記憶である。
読出しはバイアス電流Ｉ、を流して行なう。インダクタ
ンスし、とり、も磁気結合しており、超伝導ループに電
流が流れているとき電流ｌ、を流すと接合Ｊ、、Ｊ、は
電圧状態になり、これに対して超伝導ループに電流が流
れていない状態で電流Ｉ、を流しても接合Ｊ、、Ｊ、は
電圧状態にならない。接合Ｊ４．Ｊ、が電圧状態になる
と電流■、は抵抗Ｒ，へも分流するようになり、同様な
ゲートＧがスイッチして電流が抵抗Ｒ２へも分流するよ
うになり、この抵抗Ｒ２の両端電圧として読出し出力が
得られる。接合Ｊ４．Ｊ、が無電圧状態であると抵抗Ｒ
Ｉ、Ｒｚに電流が流れることはなく、読出し出力はない
。こうして記憶データｌ、０が読出される。
ンスし、とり、も磁気結合しており、超伝導ループに電
流が流れているとき電流ｌ、を流すと接合Ｊ、、Ｊ、は
電圧状態になり、これに対して超伝導ループに電流が流
れていない状態で電流Ｉ、を流しても接合Ｊ、、Ｊ、は
電圧状態にならない。接合Ｊ４．Ｊ、が電圧状態になる
と電流■、は抵抗Ｒ，へも分流するようになり、同様な
ゲートＧがスイッチして電流が抵抗Ｒ２へも分流するよ
うになり、この抵抗Ｒ２の両端電圧として読出し出力が
得られる。接合Ｊ４．Ｊ、が無電圧状態であると抵抗Ｒ
Ｉ、Ｒｚに電流が流れることはなく、読出し出力はない
。こうして記憶データｌ、０が読出される。
このメモリセルでは用いているジョセフソン接合数が５
と多いためセル寸法が大きく、また読出し部が２接合型
で感度が高くなく、読出しの際の動作マージンが小さい
という欠点がある。情報読出し部も高感度の３接合型に
することも考えられるが、このようにするとり、との結
合長が大になり、超伝導ループが大、従ってセルサイズ
が大になってしまう。
と多いためセル寸法が大きく、また読出し部が２接合型
で感度が高くなく、読出しの際の動作マージンが小さい
という欠点がある。情報読出し部も高感度の３接合型に
することも考えられるが、このようにするとり、との結
合長が大になり、超伝導ループが大、従ってセルサイズ
が大になってしまう。
これらの問題点を解決すべく第５図に示す容量結合型の
メモリセルが発明された。このメモリセルは第６図に示
す１接合の量子干渉素子の外部磁束！、、ＩＶと内部磁
束の関係に於ける異なる内部磁束状態を情報の０と１に
対応させて記憶情報とし、内部磁束状態の変化時にジョ
セフソン接合Ｊ７の両端に発生する電圧変化を容量結合
したジョセフソン接合Ｊｌｌで読みだすことにより動作
する。第５図のＬ＋□は超伝導ループのインダクタンス
で、選択電流１．、ＩＹの回路のインダクタンスＬ Ｉ
３ ＋ Ｌ ｌ ４と磁気結合する。この超伝導ル
ープにはジョセフソン接合がＪ７１個のみ設けられる。
メモリセルが発明された。このメモリセルは第６図に示
す１接合の量子干渉素子の外部磁束！、、ＩＶと内部磁
束の関係に於ける異なる内部磁束状態を情報の０と１に
対応させて記憶情報とし、内部磁束状態の変化時にジョ
セフソン接合Ｊ７の両端に発生する電圧変化を容量結合
したジョセフソン接合Ｊｌｌで読みだすことにより動作
する。第５図のＬ＋□は超伝導ループのインダクタンス
で、選択電流１．、ＩＹの回路のインダクタンスＬ Ｉ
３ ＋ Ｌ ｌ ４と磁気結合する。この超伝導ル
ープにはジョセフソン接合がＪ７１個のみ設けられる。
Ｒ７はダンピング用の抵抗である。Ｃ：１．Ｃ４は上記
容量結合用のコンデンサである。
容量結合用のコンデンサである。
この超伝導ループでは第６図に示すように電流Ｉｌｌ、
Ｉｙ＋ ｌ０ＦＦを増大させて行く（単独または和と
して）と、ある点でループ内に磁束量子が入り、内部磁
束φ五はステップ状に増大する。これが例えばデータ“
１“の記憶状態である。この状態から電流Ｅ ｘ＋
ＩＹ＋ ｌ０ＦＦを減少させて行くとある点で磁束量
子がループ外へ出て、内部磁束はステップ状に減少する
（０になる）。これが例えばデータＯの記憶状態である
。オフセット電流Ｉ。ＦＦを図示位置に設定し、１．＋
ＩＶを増大ステップが生じる値以上に流して“ｌ ｎ書
込みを、また１、＋ｒｙを逆方向に減少ステップが生じ
るように流して“°０゛書込みを行なう。Ｉ ＯＦＦを
流しておいて記憶保持する。
Ｉｙ＋ ｌ０ＦＦを増大させて行く（単独または和と
して）と、ある点でループ内に磁束量子が入り、内部磁
束φ五はステップ状に増大する。これが例えばデータ“
１“の記憶状態である。この状態から電流Ｅ ｘ＋
ＩＹ＋ ｌ０ＦＦを減少させて行くとある点で磁束量
子がループ外へ出て、内部磁束はステップ状に減少する
（０になる）。これが例えばデータＯの記憶状態である
。オフセット電流Ｉ。ＦＦを図示位置に設定し、１．＋
ＩＶを増大ステップが生じる値以上に流して“ｌ ｎ書
込みを、また１、＋ｒｙを逆方向に減少ステップが生じ
るように流して“°０゛書込みを行なう。Ｉ ＯＦＦを
流しておいて記憶保持する。
ＩＩ １”書込み状態でｒＸ、ｒ、を逆方向に流して減
少ステップを生じさせると、ｄφ、／ｄｔに比例する電
圧が発生し、これは接合Ｊ７の両端に現われる。これは
コンデンサＣ，，Ｃ，を介して接合Ｊ８に加えられ、電
流ＩＳＪを変化させる（上記ＩＳＪでＪｌｌがスイッチ
してＩ、を変える）。０”書込み状態で上記繰作をして
も減少ステップ／電圧発生はなく、電流ＩｆｆＪが変ら
ない。これで記憶データ１．０の読出しができる。
少ステップを生じさせると、ｄφ、／ｄｔに比例する電
圧が発生し、これは接合Ｊ７の両端に現われる。これは
コンデンサＣ，，Ｃ，を介して接合Ｊ８に加えられ、電
流ＩＳＪを変化させる（上記ＩＳＪでＪｌｌがスイッチ
してＩ、を変える）。０”書込み状態で上記繰作をして
も減少ステップ／電圧発生はなく、電流ＩｆｆＪが変ら
ない。これで記憶データ１．０の読出しができる。
このメモリセルは接合数は２で、セル小型化が図れ、ま
たＣ結合であるからＭ結合より動作が速いが、読出しは
接合Ｊｌｌがスイッチする／しないだけであるから、読
出し時の動作マージンは高くない。
たＣ結合であるからＭ結合より動作が速いが、読出しは
接合Ｊｌｌがスイッチする／しないだけであるから、読
出し時の動作マージンは高くない。
このように第４図のメモリセルは使用接合数が多く、セ
ルサイズが大になる欠点がある。第５図のメモリセルは
使用接合数が少なく、構成簡単化の点では改善されるが
、動作マージンが低いという問題がある。
ルサイズが大になる欠点がある。第５図のメモリセルは
使用接合数が少なく、構成簡単化の点では改善されるが
、動作マージンが低いという問題がある。
本発明はか＼る点を改善して、動作マージンが高い容量
結合型メモリセルを提供することを目的とするものであ
る。
結合型メモリセルを提供することを目的とするものであ
る。
第１図に示すように本発明では、ｌ接合量子干渉素子と
非対称型の２接合量子干渉素子を容量結合し、この容量
結合用コンデンサＣ，，Ｃ，が直接接続するジョセフソ
ン接合Ｊ、は他方のジョセフソンＪ、より臨界電流が小
さい。
非対称型の２接合量子干渉素子を容量結合し、この容量
結合用コンデンサＣ，，Ｃ，が直接接続するジョセフソ
ン接合Ｊ、は他方のジョセフソンＪ、より臨界電流が小
さい。
全図を通してそうであるが、この図で他の図と同じ部分
には同じ符号が付しである。従ってＩ Ｘ＋Ｉｖはワー
ド、ビット選択電流、Ｌｌ：Ｉｔ Ｌｌ４は該電流の
回路のインダクタンスで、情報蓄積部（超伝導ループ）
１０のインダクタンスＬＩ２と磁気結合する。Ｊ、は超
伝導ループに挿入されたジョセフソン接合、Ｒ１は該接
合に並列に接続されたダンピング抵抗である。Ｊｌ、Ｊ
ｌは情報読出し部２０の超伝導ループに挿入されたジョ
セフソン接合、ＬＩＳ＋ Ｌｌ＆は二亥ループ ンス、Ｒ１１はダンピング抵抗である。またＩ ＯＦＦ
は情報蓄積部のオフセット電流、■，は読出し電流であ
る。
には同じ符号が付しである。従ってＩ Ｘ＋Ｉｖはワー
ド、ビット選択電流、Ｌｌ：Ｉｔ Ｌｌ４は該電流の
回路のインダクタンスで、情報蓄積部（超伝導ループ）
１０のインダクタンスＬＩ２と磁気結合する。Ｊ、は超
伝導ループに挿入されたジョセフソン接合、Ｒ１は該接
合に並列に接続されたダンピング抵抗である。Ｊｌ、Ｊ
ｌは情報読出し部２０の超伝導ループに挿入されたジョ
セフソン接合、ＬＩＳ＋ Ｌｌ＆は二亥ループ ンス、Ｒ１１はダンピング抵抗である。またＩ ＯＦＦ
は情報蓄積部のオフセット電流、■，は読出し電流であ
る。
第１図に示すように本発明では、ｌ接合量子干渉素子（
蓄積部）と非対称型の２接合の量子干渉素子（読出し部
）を構成している二つのジョセフソン接合のうちの臨界
電流の小さい方のジョセフソン接合Ｊ，を容量結合した
構造としている。そのため、１接合量子干渉素子の内部
磁束が変化した時に発生する電圧の変化は、２接合量子
干渉素子の臨界電流の小さな接合に与えられることによ
りこの接合Ｊ，が容易に電圧状態にスイッチできる。そ
れにより、２接合量子干渉素子の他の接合Ｊ，がスイッ
チし、感度が上って読出し時の動作マージンを改善でき
る。
蓄積部）と非対称型の２接合の量子干渉素子（読出し部
）を構成している二つのジョセフソン接合のうちの臨界
電流の小さい方のジョセフソン接合Ｊ，を容量結合した
構造としている。そのため、１接合量子干渉素子の内部
磁束が変化した時に発生する電圧の変化は、２接合量子
干渉素子の臨界電流の小さな接合に与えられることによ
りこの接合Ｊ，が容易に電圧状態にスイッチできる。そ
れにより、２接合量子干渉素子の他の接合Ｊ，がスイッ
チし、感度が上って読出し時の動作マージンを改善でき
る。
第２図に本発明の実施例を示す。ジョセフソン接合Ｊ，
〜Ｊ，は本例ではＮ ｂ／ Ａ ＩｌＯ −／ Ｎ ｂ
で製造し、絶縁層にはＳｉＯｚを用いる。ｌ接合量子干
渉素子のインダクタンスとジョセフソン素子Ｊ７の臨界
電流の積Ｌｌ。は０．７２φ。にする。このとき外部磁
束φ８と内部磁束φｉの関係は第３図（ａ）の如くなる
。読出し用の２接合量子干渉素子の臨界電流比は１：３
に、またトータルインダクタンスと臨界電流ＩＯＳの積
は０．３３φ。に選ぶ。このときの読出しゲートの闇値
特性を第３図（ハ）に示す。横軸の電流１ ｉｎはＣ結
合により２接合量子干渉素子へ流される電流である。読
出し電流■３を例えばｔｓ＋だけ流し、読出しで接合Ｊ
、がスイッチして入力電流Ｉ ｉｎが■１だけ流れると
動作点はＰとなり、接合Ｊ、、Ｊ９は電圧状態になる。
〜Ｊ，は本例ではＮ ｂ／ Ａ ＩｌＯ −／ Ｎ ｂ
で製造し、絶縁層にはＳｉＯｚを用いる。ｌ接合量子干
渉素子のインダクタンスとジョセフソン素子Ｊ７の臨界
電流の積Ｌｌ。は０．７２φ。にする。このとき外部磁
束φ８と内部磁束φｉの関係は第３図（ａ）の如くなる
。読出し用の２接合量子干渉素子の臨界電流比は１：３
に、またトータルインダクタンスと臨界電流ＩＯＳの積
は０．３３φ。に選ぶ。このときの読出しゲートの闇値
特性を第３図（ハ）に示す。横軸の電流１ ｉｎはＣ結
合により２接合量子干渉素子へ流される電流である。読
出し電流■３を例えばｔｓ＋だけ流し、読出しで接合Ｊ
、がスイッチして入力電流Ｉ ｉｎが■１だけ流れると
動作点はＰとなり、接合Ｊ、、Ｊ９は電圧状態になる。
読出しで接合Ｊ７がスイッチせず、電流１ ｉｎが殆ん
ど流れないと、動作点は実線闇値特性の内部にあり、接
合Ｊ、、Ｊ９はスイッチしない。こうして記憶データ１
，０の読出しが行なわれる。
ど流れないと、動作点は実線闇値特性の内部にあり、接
合Ｊ、、Ｊ９はスイッチしない。こうして記憶データ１
，０の読出しが行なわれる。
接合Ｊ＊、Ｊｑのスイッチングは、闇値電流が小さくＣ
結合による電流が直接流される接合Ｊ、が先ず行ない、
接合Ｊ、がスイッチしたことにより続いて接合Ｊ、がス
イッチする。このゲートでは単接合の読出しゲートと比
較して約２倍の人力感度が得られ、これにより読出し時
の動作マージンを改善できる。
結合による電流が直接流される接合Ｊ、が先ず行ない、
接合Ｊ、がスイッチしたことにより続いて接合Ｊ、がス
イッチする。このゲートでは単接合の読出しゲートと比
較して約２倍の人力感度が得られ、これにより読出し時
の動作マージンを改善できる。
ジョセフソン接合は容量性であり、回路のインダクタン
スと共振を起す可能性がある。ダンピング抵抗はこれを
抑えるものである。
スと共振を起す可能性がある。ダンピング抵抗はこれを
抑えるものである。
以上説明したように本発明では、セル寸法の小さなジョ
セフソンメモリを広い動作マージンで実現することがで
きる。
セフソンメモリを広い動作マージンで実現することがで
きる。
第１図は本発明の原理図、
第２図は本発明の実施例を示す回路図、第３図は第２図
の動作説明図、 第４図、第５図は従来例１．２の説明図、第６図は第５
図の動作説明図である。 第１図でＩＯは情報蓄積部、Ｊ７はそのジョセフソン接
合、２０は情報読出し部、Ｊｑ、Ｊｑはそのジョセフソ
ン接合である。
の動作説明図、 第４図、第５図は従来例１．２の説明図、第６図は第５
図の動作説明図である。 第１図でＩＯは情報蓄積部、Ｊ７はそのジョセフソン接
合、２０は情報読出し部、Ｊｑ、Ｊｑはそのジョセフソ
ン接合である。
Claims (1)
- 【特許請求の範囲】 １、単接合の量子干渉素子からなる情報蓄積部（１０）
と、 前記量子干渉素子のジョセフソン接合（Ｊ＿７）の両端
の電圧変化を伝達する結合容量（Ｃ＿３、Ｃ＿４）と、
２接合量子干渉素子からなる情報読出し部（２０）とを
備え、 前記２接合量子干渉素子のジョセフソン接合（Ｊ＿８、
Ｊ＿９）のうち、臨界電流の小さなジョセフソン接合（
Ｊ＿８）に前記結合容量（Ｃ＿３、Ｃ＿４）を接続して
該接合（Ｊ＿８）に読出し信号を与えるようにしたこと
を特徴とするジョセフソンメモリセルを有するジョセフ
ソンメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334084A JPH03194796A (ja) | 1989-12-22 | 1989-12-22 | ジョセフソンメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334084A JPH03194796A (ja) | 1989-12-22 | 1989-12-22 | ジョセフソンメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194796A true JPH03194796A (ja) | 1991-08-26 |
Family
ID=18273345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334084A Pending JPH03194796A (ja) | 1989-12-22 | 1989-12-22 | ジョセフソンメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194796A (ja) |
-
1989
- 1989-12-22 JP JP1334084A patent/JPH03194796A/ja active Pending
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