JPH0824258B2 - 超電導論理回路素子 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明はデュアル（真補双対）型データを取扱う交流
電源駆動ジョセフソン論理回路に係り、特に低消費電力
で高集積度のレジスタ回路に適用して好適な複合型AND
ゲートに関する。

【従来の技術】

交流電源駆動ジョセフソン回路では、電源電流の周期
間に情報を受渡しするレジスタ回路が必要となる。ジョ
セフソン回路を駆動するための交流電源電流は、ゼロの
値付近の過渡部分と、その間の定常部分とからなる。組
合せ回路の論理の進行は、定常部分の間に行なわれる
が、その保持情報は過渡部分にリセットされる。 レジスタ回路としては、エー・ダビッドソン；“ア
ジョセフソン ラッチ”アイ・イー・イー・イー，ジャ
ーナル オブ ソリッド ステートサーキッツ 13巻５
号,1978年10月，第583〜590頁（A.Davidson,“A Joseph
son Latch"IEEE Journal of Solid−State Circuits,Vo
l.SC−13,No.5 October 1978,pp.583−590）に詳細に記
述されているように、交流電源の前の定常部分で確定し
たデータ入力の値を次の過渡部分が終るまで保持する直
流電源駆動のマスターフリップフロップ部分と、定常部
分の開始部で該マスターフリップフロップの出力を読み
出し、その値に対応した出力値を定常部分の間保持する
スレーブフリップフロップ部分とで構成するのが一般的
である。

【発明が解決しようとする課題】

しかし、上記従来技術のような構成においては、スレ
ーブフリップフロップがマスターフリップフロップのデ
ータを読出す前にマスターフリップフロップのデータが
書変ってしまうことを防ぐために、レジスタ回路全体へ
のセット，リセット入力と、スレーブフリップフロップ
出力とのANDをとって、その出力がマスターフリップフ
ロップに書込まれるようにする必要がある。 マスターフリップフロップには真値入力（T_in）と補
値入力（C_in）とがあって、スレーブフリップフロップ
には真値出力（T_out）と補値出力（C_out）とがある。前
出のエー・ダビッドソンの文献ではレジスタ回路全体へ
のセット入力（Ｓ）とC_outのワイアドANDをとってT_inと
し、リセット入力（Ｒ）とT_outのワイアドANDをとってC
_inとしている。その構成を第２図に示す。 ここで問題となるのは１個のワイアドANDゲート（212
あるいは213）が各々２個のジョセフソン磁束量子干渉
型デバイス（以下JI（Josephson Interferometer）デバ
イスと略記する）を含み、真値側，補値側で計４個のJI
デバイスを必要とするということである。また給電抵抗
は２個必要となる。集積化の観点からすればJIデバイス
や給電抵抗は少い方が望ましい。また主要な発熱源であ
る給電抵抗の少ない回路方式を使用することは回路全体
の消費電力を抑えるためにも重要である。 さらに第２図のレジスタ回路にセット・リセット信号
が加わるか否かを選択するロード（Load）機能を付加す
るとすれば、ロード信号とセット・リセット入力の各と
ANDをとる必要があり、JIデバイスはさらに４個，給電
抵抗はさらに２個必要である。 次にスレーブフリップフロップ201の構造の詳細を第
３図に示す。これはワイアドANDゲート212,213と同様の
構成であって、JIデバイスである入力段ゲート301,出力
段ゲート302からなる真値側のワイアドANDゲートと、入
力段ゲート311,出力段ゲート312からなる補値側のワイ
アドANDゲートとからなっている。 ここで問題となるのは真値側の入力段ゲート301がオ
ンであっても補値側の出力段ゲート312の制御線に若干
の電流が残留することである。この残留制御線電流は各
ゲートを構成するジョセフソン接合の特性やワイアドAN
Dゲートの分流抵抗303,304及び負荷抵抗305の値に依存
するが、出力電流208の値を大きくとろうとすると必然
的に増大する傾向にある。 この残留制御線電流が増大すると交流電源が立上った
後に補値入力が発生しても補値側出力段ゲート312がオ
ンとなってしまい誤動作を起こす。 本発明の第１の目的はゲート数及び給電抵抗数を節減
して占有面積及び消費電力の少ない論理回路を提供する
ことにある。 本発明の第２の目的は動作マージンが広く誤動作の起
こりにくいスレーブフリップフロップ回路を提供するこ
とにある。

【課題を解決するための手段】

上記第１の目的は、第１のジョセフソン素子と第１の
分流抵抗とを直列に接続してなる第１の直列接続体と、
第2,第３のジョセフソン素子と第２の分流抵抗とを直列
に接続し、上記第2,第３のジョセフソン素子の各々に負
荷抵抗を接続してなる第２の直列接続体とからなり、上
記第１の直列体と第２の直列体とを並列に接続してなる
複合型ゲート回路を２個有することにより達成される。
上記の論理回路は、複数のANDゲート機能を含む複合型A
NDゲートであり、単一の給電抵抗で駆動しうるものであ
る。 上記第１の目的を達成するための手段をより具体的に
説明すれば次のとおりである。 まず次の２つの論理式を実現する回路を考える。 Ｘ＝Ａ・Ｃ （１） Ｙ＝Ｂ・Ｄ （２） 但し（・）印は論理積を表わす。一般にA,B,C,Dが独立
した変数であれば、上記（１），（２）式を実現するた
めに独立したANDゲートが必要である。例えばDavidson
の用いたワイアドANDゲート（第２図212または213の部
分）を２個用いて実現される。 然るにＡとＢが同時には‘1'とならず、またＣとＤも
同時には‘1'とならない場合には、（１），（２）の関
係式は、 Ｘ＝（Ａ＋Ｂ）・Ｃ （３） Ｙ＝（Ａ＋Ｂ）・Ｄ （４） としても実質的に同じ結果が得られる。 そして、上記（３），（４）の関係式は、第１図に示
した複合型ANDゲートにより同時に達成されるのであ
る。同図で411は入力段のORゲートで、その２本の制御
線461及び462にそれぞれＡ及びＢを入力する。入力段ゲ
ート411のゲート電流素子の一端は接地されており、他
端は分流抵抗422に接続されている。 また、401は出力段ゲートでその制御線431にＣを入力
する。402も出力段ゲートでその制御線432にＤを入力す
る。出力段ゲート401に並列に接続した第１の負荷抵抗4
41を流れる電流として出力電流Ｘを取り出す。出力段ゲ
ート402に並列に接続した第２の負荷抵抗442を流れる電
流として出力電流Ｙを取り出す。 次に上記第２の目的は、第１のジョセフソン素子と第
１の分流抵抗とを直列に接続してなる第１の直列接続体
と、第2,第３のジョセフソン素子と第２の分流抵抗とを
直列に接続し、上記第2,第３のジョセフソン素子の各々
に負荷抵抗を接続してなる第２の直列接続体を有し、上
記第１の直列接続体と第２の直列接続体とを並列に接続
してなる論理回路を２組組合せたジョセフソンスレーブ
フリップフロップ回路により達成される。上記第３のジ
ョセフソン素子はいわゆる遮断ゲートとして動作する。 以下第２の目的を達成するための手段を第４図を用い
てより具体的に説明する。 同図では、第３図におけるスレーブフリップフロップ
に加えて分流抵抗304と真値側出力段ゲート302の間にJI
デバイスである遮断ゲート801が、同じく分流抵抗304と
補値側出力段ゲート312の間に遮断ゲート802が、それぞ
れ挿入された構造を有する。 出力段ゲート302,312には、各々これらと並列に負荷
抵抗305（および遮断ゲートの制御線）が接続されてい
る。 真値側の遮断ゲート801の制御線には補値側出力段ゲ
ート312の出力電流209が、補値側の遮断ゲート802の制
御線には真値側出力段ゲート302の出力電流208がそれぞ
れ加えられるようにする。

【作用】

第１の目的達成のための手段であるところの第１図の
複合型ANDゲートは、次のような動作をする。まず、あ
らかじめ交流電源母線に電圧を加え、入力段ゲート411
には給電抵抗423及び分流抵抗422を介して、入力段ゲー
ト401及び402には給電抵抗423及び分流抵抗421を介し
て、それぞれゲート電流を供給されている。入力段ゲー
ト411は入力ＡまたはＢの何れかが‘1'となった（電流
が発生した）時に超電導状態から電圧状態にスイッチ
し、それまで給電されていたゲート電流を、出力段ゲー
ト401及び402に転送する。この電流転送が生起する前に
も出力段ゲート401及び402にゲート電流が配分されてい
るが、その量は些少で、この段階では入力ＣまたはＤが
発生しても出力段ゲート401または402は電圧状態にスイ
ッチしえない。 しかし、入力段ゲートからのゲート電流の転送が生起
していれば、入力Ｃが発生した時に出力段ゲート401は
スイッチして負荷抵抗44〈に出力電流Ｘが流れる。すな
わち（３）式の関係が実現されている。同様に入力段ゲ
ートからのゲート電流の転送が生起していて、かつ入力
Ｄが発生した時に出力段ゲート402はスイッチして負荷
抵抗442に出力電流Ｙが流れる。すなわち（４）式の関
係が実現されている。 ここで問題となるのはＣとＤが同時に発生してはなら
ないということである。ＣとＤが同時に発生すると出力
段ゲート401,402が同時に電圧状態となってＸまたはＹ
の出力電流が半減するのである。しかし、ＣとＤが同時
に生起しないという前提条件が満たされていれば
（３），（４）式を第１図の構成で同時に実現できるの
である。 次に第２の目的達成の手段の動作を第４図により説明
する。 真値入力206がオンであり、補値入力207がオフである
ときに交流電源母線219に電圧が加わると、真値側の入
力段ゲート301がオンとなりゲート電流が真値側の出力
段ゲート302に転送される。なお、この間補値側の入力
段ゲート311及び補値側の出力段ゲート312はオフである
ので真値側の出力段ゲート302の制御線入力はオンであ
り、真値側の遮断ゲート801の制御線入力はオフであ
る。このため真値側の出力段ゲート302は電圧状態にス
イッチし、遮断ゲート801は超電導状態のままであり、
真値側の出力電流208がオンとなる。 交流電源が立上った後に補値入力207がオンとなって
補値側の入力段ゲート311がオンとなっても、真値側の
入力段ゲート301がオンとなっているため補値側の出力
段ゲート312の制御線入力はほぼオフであり、また真値
側の出力段ゲート302がオンとなっているため補値側の
遮断ゲート802の制御線入力はオンである。このため補
値側の遮断ゲート802は電圧状態にスイッチするが補値
側の出力段ゲート312は超電導状態のままである。 従来の第３図のスレーブフリップフロップでは真値側
の入力段ゲート301がオンであっても補値側の出力段ゲ
ート312の制御線に若干の電流が残留することにより補
値側の出力段ゲート312の誤スイッチを招く欠点があっ
た。このような現象は第４図のスレーブフリップフロッ
プでは、出力確定時に複合型ANDにより回路入力を切断
しているため、残留制御線電流の値が出力段ゲートのオ
ン時の出力電流の値以下である限り生じない。すなわ
ち、誤動作の起こりにくい動作マージンの広いスレーブ
フリップフロップが実現される。

【発明の実施例】 第５図は、ジョセフソン量子干渉型デバイスであるＮ
個の出力段ゲートとＭ個の入力段ゲートとからなる複合
型ANDゲートの構造を表わす。第１の出力段ゲート401の
第１のゲート電流端子は接地され、第２のゲート電流端
子は第２の出力段ゲート402の第１のゲート電流端子と
接続されている。第２の出力段ゲート402の第２のゲー
ト電流端子は第３の出力段ゲートの第１の端子に接続さ
れている。第Ｎの出力段ゲート403の第１のゲート電流
端子は第Ｎ−１の出力段ゲートの第２の端子に接続され
ている。第Ｎの出力段ゲート403の第２のゲート電流端
子は第１の分流抵抗421の第１の端子に接続されてい
る。同様に第１の入力段ゲート411の第１のゲート電流
端子は接地され、第２のゲート電流端子は第２の入力段
ゲート412の第１のゲート電流端子と接続されている。
第Ｍの入力段ゲート413の第１のゲート電流端子は第Ｍ
−１の出力段ゲートの第２のゲート電流端子に接続さ
れ、第Ｍの入力段ゲート413の第２のゲート電流端子は
第２の分流抵抗422の第１の端子に接続されている。第
１の分流抵抗421の第２の端子及び第２の分流抵抗422の
第２の端子はともに給電抵抗423の第１の端子に接続さ
れ、給電抵抗423の第２の端子は交流電源母線に接続さ
れている。第１の出力段ゲート401、第２の出力段ゲー
ト402、第Ｎの出力段ゲート403にはそれぞれ制御線431,
432,433が設けられており、また各ゲートに並列に負荷
抵抗441,442,443が設けられている。第１の入力段ゲー
ト411、第２の入力段ゲート412、第Ｍの入力段ゲート41
3にはそれぞれ制御線451,452,453が設けられている。 本複合型ANDゲートの機能を以下に説明する。初めに
制御線入力が発生する前に交流電源母線に電圧を印加
し、給電抵抗423から第１の分流抵抗421及び第２の分流
抵抗422を介して入力段ゲート411〜413及び出力段ゲー
ト401〜403にそれぞれゲート電流を供給しておく。ここ
で、制御線に入力が発生しない限りどのゲートも超電導
状態を維持できる範囲にゲート電流の値が抑えられてい
る。この時入力段ゲートの制御線451〜453の何れかに入
力が発生すると、制御線入力の発生した入力段ゲートは
超電導状態から電圧状態にスイッチし、今まで第２の分
流抵抗422を介して入力段ゲートに流れていたゲート電
流は出力段ゲートに転送される。ただしこれだけではま
だ出力段ゲートは超電導状態を保てるように給電抵抗42
3及び分流抵抗421,422の値が選ばれている。この後さら
に出力段ゲートの制御線431〜433の何れかに入力が発生
すると、制御線入力の発生した出力段ゲートは超電導状
態から電圧状態にスイッチし、スイッチした出力段ゲー
トに並列に設けられた負荷抵抗に出力電流が流れる。 第ｉの入力段ゲーのに制御線入力をA_i、第ｊの出力段
ゲートの制御線入力をB_j、第ｋの出力段ゲートの出力電
流をC_kとする。但し、 １ｉM,1j,kＮとし、A_i,B_j,C_kは電流の有無を1,
0で表す論理記号である。すると、これらの間に C_k＝B_k・（A₁＋A₂＋……＋A_M）（１ｋＮ） ［１］ の論理式が成り立つ。第４図の回路は［１］式のＮ個の
関係を同時に成立させる論理機能を複合的に持ったゲー
トなのである。但しB₁〜B_Nは同時には１つしか１になら
ないものとする。 特にＮ＝Ｍ＝２の場合の構造を第６図に示す。 C₁＝B₁・（A₁＋A₂） ［２］ C₂＝B₂・（A₁＋A₂） ［３］ の２つの論理機能を同時に実現できる。 次に本発明によるレジスタ回路を第７図に示す。同図
で200は直流電源駆動フリップフロップ、201はスレーブ
フリップフロップである。また、701,702は第７図に示
した入力段ゲート数（Ｍ）１個で出力段ゲート数（Ｎ）
２個の構成である複合型ANDゲートであり、第１の複合
型ANDゲート701の第１の出力段ゲート711の制御線721に
はリセット入力が加えられ、同じく第２の出力段ゲート
712の制御線722にはセット入力が加えられ、同じく入力
段ゲート713の制御線723にはロード入力が加えられてい
る。第２の複合型ANDゲート702の第１の出力段ゲート73
1の制御線741には、第１の複合型ANDゲート701の第１の
出力段ゲート711の出力電流が加えられ、第２の複合型A
NDゲート702の第２の出力段ゲート732の制御線742に
は、第１の複合型ANDゲート701の第２の出力段ゲート71
2の出力電流が加えられ、第２の複合型ANDゲート702の
入力段ゲート733の２本の制御線743,744には、スレーブ
フリップフロップ201の真値出力208と補値出力209がそ
れぞれ加えられている。第２の複合型ANDゲート702の第
１の出力段ゲート731の出力電流が直流電源駆動フリッ
プフロップ200の補値入力線203に加えられ、第２の複合
型ANDゲート702の第２の出力段ゲート732の出力電流が
直流電源駆動フリップフロップ200の真値入力線202に加
えられている。そして直流電源駆動フリップフロップ20
0の真値出力204はスレーブフリップフロップ201の真値
入力線206に、直流電源駆動フリップフロップ200の補値
出力205はスレーブフリップフロップ201の補値入力線20
7にそれぞれ加えられている。 本レジスタ回路における複合型ANDゲート702は、第２
図のマスタースレーブフリップフロップにおいてワイア
ドANDゲート212及び213が有していた機能を代行してい
る。一方、使用しているJIデバイスの個数は４個から３
個に、給電抵抗の個数は２個から１個に、そこに流れる
交流電源電流の値も1/2にそれぞれ減少している。この
ことは本発明によるレジスタ回路が占有面積及び消費電
力を削減する効果があることを示す。 次に第８図には直流電源駆動フリップフロップの一例
を示す。第１のJIデバイス1001の第１のゲート電流端子
は第１の負荷抵抗1011の第１の端子、並列抵抗1013の第
１の端子と接続されている。第２のJIデバイス1002の第
２のゲート電流端子は第２の負荷抵抗1012の第１の端
子、並列抵抗1013の第２の端子と接続されている。第１
のJIデバイス1001の第２のゲート電流端子は第２のJIデ
バイス1002の第１のゲート電流端子とともにインダクタ
ンス1020の第１の端子と接続されている。インダクタン
ス1020の第２の端子は第１の負荷抵抗1011の第２の端子
及び第２の負荷抵抗1012の第２の端子と接続されてい
る。なお、並列抵抗1013に並列に直流電流源が加えられ
る。 第１のJIデバイス1001の制御線に真値入力を加え、第
２のJIデバイス1002の制御線に補値入力を加え、第１の
負荷抵抗1011及び第２の負荷抵抗1012に流れる出力電流
を真値及び補値出力とすることにより、この直流電源駆
動フリップを第６図の回路で使用することができるので
ある。 次に、本発明によるレジスタファイルの構成例を示
す。レジスタファイルはフリップフロップと付随する若
干の回路をマトリックス要素としたものをビット幅
（Ｂ），ワード長（Ｗ）の分だけ、Ｂ行Ｗ列のマトリッ
クス状に配置し、データ群の記憶を行なう回路ブロック
である。 まずマトリックス要素の構成を第９図に示す。本マト
リックス要素は入力段ゲート数１で出力段ゲート数２で
ある複合型ANDゲート２個と、直流電源駆動フリップフ
ロップ、及びJIデバイスである２個のセンスゲートとか
らなる。第１の複合型ANDゲート1101の第１の出力段ゲ
ート1111の出力電流が直流電源駆動フリップフロップ20
0の真値入力となり、第１の複合型ANDゲート1101の第２
の出力段ゲート1112の出力電流が直流電源駆動フリップ
フロップ200の補値入力となり、直流電源駆動フリップ
フロップ200の真値出力を第２の複合型ANDゲート1102の
第１の出力段ゲート1121の制御線に加え、直流電源駆動
フリップフロップ200の補値出力を第２の複合型ANDゲー
ト1102の第２の出力段ゲート1122の制御線に加え、第２
の複合型ANDゲート1102の第１の出力段ゲート1121の出
力電流を第１のセンスゲートの制御線に加え、第２の複
合型ANDゲート1102の第２の出力段ゲート1122の出力電
流を第２のセンスゲートの制御線に加えてある。 第１の複合型ANDゲート1101の入力段ゲート1113に制
御線入力が発生すると、第１の複合型ANDゲート1101の
第１の出力段ゲート1111または第２の出力段ゲート1112
の制御線入力の発生に対応して直流電源駆動フリップフ
ロップ200に論理値の‘1'または‘0'が書込まれる。一
方、第２の複合型ANDゲート1102の入力段ゲート1123に
制御線入力が発生すると、直流電源駆動フリップフロッ
プ200の論理状態に対応して第２の複合型ANDゲートの第
１の出力段ゲート1121または第２の出力段ゲート1122の
制御線入力がオンとなっているので、第１の出力段ゲー
ト1121または第２の出力段ゲート1122がオンとなって第
１のセンスゲート1103または第２のセンスゲート1104に
制御線入力が発生する。なお、以降の説明のため、第１
の複合型ANDゲート1101の第１の出力段ゲート1111の制
御線端子をT_in、第２の出力段ゲート1112の制御線端子
をC_in、入力段ゲート1113の制御線端子をＸ、第２の複
合型ANDゲート1102の入力段ゲート1123の制御線端子を
Ｒ、第１のセンスゲートのゲート電流端子をT_out、第２
のセンスゲートのゲート電流端子をC_outと略記する。 続いて上記マトリックス要素を用いたレジスタファイ
ルの構成を第10図に示す。本レジスタファイルは上記マ
トリックス要素1200を、縦にＷ行、横にＢ列、マトリッ
クス状に並べたものである。そして第ｉ行のＸ端子には
直列に書込ワード選択信号X_i-1を共通に入力し、第ｊ列
のT_in端子には直列に第ｊビット真値入力信号b_j-1を共
通に入力し、同じくC_in端子には直列に第ｊビット補値
入力信号▲▼を共通に入力してある。また第ｊ
列のT_out端子同志は直列に接続して第１のセンスゲート
鎖とし、その一端を接地して他端を給電抵抗1211の第１
の端子と接続し、給電抵抗1211の第２の端子は交流電源
母線219に接続し、該給電抵抗1211の第１の端子を第ｊ
ビットの真値データ信号出力端子D_j-1とする。また第ｊ
列のC_out端子同志は直列に接続して第２のセンスゲート
鎖とし、その一端を接地して他端を給電抵抗1212の第１
の端子と接続し、給電抵抗1212の第２の端子は交流電源
母線219に接続し、該給電抵抗1212の第１の端子を第ｊ
ビットの補値データ信号出力端子▲▼とする。 このレジスタファイルの動作を以下に説明する。第ｉ
行の書込ワード選択信号X_i-1が発生すると、第ｉ行のＢ
個のマトリックス要素に、第１〜第Ｂビット真値入力信
号b₀〜b_B-1または第１〜第Ｂビット補値入力信号▲
▼ 〜▲▼ が書込まれる。次に第ｉ行の読出しワード選択信号R_i-1
が発生すると、第ｉ行のＢ個のマトリックス要素の、各
直流駆動フリップフロップの状態が、第１〜第Ｂビット
の真値データ信号出力端子D_j-1及び補値データ信号出力
端子▲▼ に現われる。 なお、書込時にデータ信号出力が不定になることを許
容し、読出時にビット入力信号b₀〜▲▼ が全てオフであるならば書込ワード選択信号X_i-1と読出
ワード選択信号R_i-1は共通にできる。 なお、センスゲート鎖は自己インダクタンス及び寄生
容量を有するため負荷駆動能力が乏しい。このため、デ
ータ信号出力は第11図のように行うことが望ましい。同
図でセンスゲート鎖1300と給電抵抗1211の接続点から高
目の負荷抵抗1302を介して少量の出力電流をとり出す。
ジョセフソン接合1303は給電抵抗1301からゲート電流を
供給されており、負荷抵抗1302から倒来するわずかな出
力電流によりスイッチして大振幅の出力電流を生成する
ことができる。

【発明の効果】

以上説明したごとく、本発明によればゲート数及び給
電抵抗を節減して占有面積及び消費電力の少ない論理回
路を得ることができる。またマージンの広い誤動作の起
こりにくいスレーブフリップフロップ回路を得ることが
できる。

【図面の簡単な説明】

第１図は本発明による複合型ANDゲートの回路図、第２
図はマスタースレーブフリップフロップの従来例の回路
図、第３図はスレーブフリップフロップの従来例の回路
図、第４図は本発明によるスレーブフリップフロップの
回路図、第５図は本発明による他の複合型ANDゲートの
回路図、第６図は本発明によるさらに他の複合型ANDゲ
ートの回路図、第７図は本発明によるレジスタ回路の回
路図、第８図は直流電源駆動フリップフロップの回路
図、第９図は本発明によるレジスタファイルのマトリッ
クス要素の回路図、第10図は本発明によるレジスタファ
イルの構成図、第11図は本発明によるレジスタファイル
信号出力端子部分の回路図である。

フロントページの続き (72)発明者 山田 宏治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平野 幹夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】接地端子と、交流電源端子と、第１及び第
   ２の相補入力線（206、207）と、第１及び第２の相補出
   力電流線（208、209）と、第１及び第２の素子群とを具
   備して成り、 上記第１及び第２の素子群のそれぞれは、各々が第１及
   び第２の制御端子と第１及び第２のゲート端子とを有す
   る第１、第２及び第３のジョセフソン量子干渉型デバイ
   ス（301、801、302及び311、802、312）と、給電抵抗
   と、第１及び第２の分流抵抗（303、304）を有し、上記
   電源端子と上記第１のデバイスの上記第１のゲート端子
   との間に上記給電抵抗と上記第１の分流抵抗を接続し、
   上記給電抵抗と上記第１の分流抵抗との接続点と上記第
   ２のデバイスの上記第１のゲート端子との間に上記第２
   の分流抵抗を接続し、上記第２のデバイスの上記第２の
   ゲート端子と上記接地端子との間に上記第３のデバイス
   の上記第１及び第２のゲート端子を接続し、上記第２の
   デバイスの上記第２の制御端子を上記接地端子に接続し
   て成り、 上記第１及び第２の素子群は互いに、一方の素子群の上
   記第１のデバイスの上記第２のゲート端子と上記接地端
   子との間に他方の素子群の上記第３のデバイスの上記第
   １及び第２の制御端子を接続し、一方の素子群の上記第
   ３のデバイスの上記第１のゲート端子と他方の素子群の
   上記第２のデバイスの上記第１の制御端子との間に上記
   第１及び第２の出力電流線の一方を接続し、 上記素子群のそれぞれにおいて上記第１のデバイスの上
   記第１及び第２の制御端子に上記第１又は第２の入力線
   を接続するように、結線されていることを特徴とする超
   電導論理回路素子。