JPH03194965A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03194965A JPH03194965A JP1333929A JP33392989A JPH03194965A JP H03194965 A JPH03194965 A JP H03194965A JP 1333929 A JP1333929 A JP 1333929A JP 33392989 A JP33392989 A JP 33392989A JP H03194965 A JPH03194965 A JP H03194965A
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- Japan
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- circuit
- voltage
- power supply
- buffer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補型論理回路で構成された半導体集積回
路装置に関する。
路装置に関する。
高集積化に伴って生じる集積回路内の高電界を緩和する
ために、従来の標準的な電源電圧（５ｖ）よりも低い電
源電圧を使用する半導体集積回路装置（以下、「低電圧
ＬＳ ＩＪと呼ぶ。）が用いられている。
ために、従来の標準的な電源電圧（５ｖ）よりも低い電
源電圧を使用する半導体集積回路装置（以下、「低電圧
ＬＳ ＩＪと呼ぶ。）が用いられている。
第７図は、このような低電圧ＬＳＩの出力バッファ回路
であって、外部回路と直接接続される相補型回路（以下
、ｒｃＭｏＳ回路」と呼ぶ。）を示す回路図である。ま
た、第８図はその半導体装置の模式断面図である。
であって、外部回路と直接接続される相補型回路（以下
、ｒｃＭｏＳ回路」と呼ぶ。）を示す回路図である。ま
た、第８図はその半導体装置の模式断面図である。
これらの図において、ｐチャネルＭＯＳ型トランジスタ
１（以下、［ＰＭＯＳＴＪと呼ぶ。）のソース１１は電
源電位Ｖ と接続されている。
１（以下、［ＰＭＯＳＴＪと呼ぶ。）のソース１１は電
源電位Ｖ と接続されている。
ＤＩ
またｎチャネルＭＯＳ型トランジスタ２（以下、ｒＮＭ
ｏＳＴＪと呼ぶ。）のソース２１は接地電位ｖｓｓと接
続されている。さらにＮＭＯＳ Ｔ １のドレイン１２
とＰＭＯ３Ｔ２のドレイン２２とが互いに接続されてい
るとともに、外部回路と接続するための出力端子５に接
続されている。また、ＮＭＯＳ Ｔ １のゲート１３と
ＰＭＯ３Ｔ２のゲート２３とは、それぞれ別のゲート入
力端子３，４に接続されている。
ｏＳＴＪと呼ぶ。）のソース２１は接地電位ｖｓｓと接
続されている。さらにＮＭＯＳ Ｔ １のドレイン１２
とＰＭＯ３Ｔ２のドレイン２２とが互いに接続されてい
るとともに、外部回路と接続するための出力端子５に接
続されている。また、ＮＭＯＳ Ｔ １のゲート１３と
ＰＭＯ３Ｔ２のゲート２３とは、それぞれ別のゲート入
力端子３，４に接続されている。
第８図に示すように、電源電位Ｖ は、ＰＭＤＩ
ＯＳＴＩのソースであるｎ型拡散領域１１とともに、こ
れと隣接して形成されているｎ型拡散領域１４にも接続
されている。これによって、ＰＭＯ３ＴＩのｎウェル１
５に電源電位Ｖ が印加さＤＩ れている。一方、接地電位ＶｓｓはＮＭＯＳ Ｔ ２の
ソースであるｎ型拡散領域２１とともに、これと隣接し
て形成されているｎ型拡散領域２４にも接続されている
、これによって、ｐ型頭域であるＮＭＯ３Ｔ２の基板領
域２５に接地電位Ｖ８３が印加されている。
れと隣接して形成されているｎ型拡散領域１４にも接続
されている。これによって、ＰＭＯ３ＴＩのｎウェル１
５に電源電位Ｖ が印加さＤＩ れている。一方、接地電位ＶｓｓはＮＭＯＳ Ｔ ２の
ソースであるｎ型拡散領域２１とともに、これと隣接し
て形成されているｎ型拡散領域２４にも接続されている
、これによって、ｐ型頭域であるＮＭＯ３Ｔ２の基板領
域２５に接地電位Ｖ８３が印加されている。
第９図は、低電圧ＬＳＩの出力バッファと標準電圧のＬ
ＳＩの出力バッファとを接続した状態を示す回路図であ
る。図において、低電圧ＬＳＩｌ００の出力端子５と標
準電圧ＬＳＩ２００の出力端子２０５とが接続されてい
る。標準電圧ＬＳＩ２００内の出力端のバッファ回路も
低電圧ＬＳ１１００内の出力端のバッファ回路と同様な
構成を有しているが、標準電圧ＬＳＩ２００内の電源電
位Ｖ は、低電圧ＬＳ Ｉ １００内の電源電位Ｄ２ ■ よりも高くなっている。なお、標準電圧ＬＤＩ ＳＩ２００内の接地電位”ｓｓと低電圧ＬＳＩ１００内
の接地電位ｖ８８とは同じ電位である。
ＳＩの出力バッファとを接続した状態を示す回路図であ
る。図において、低電圧ＬＳＩｌ００の出力端子５と標
準電圧ＬＳＩ２００の出力端子２０５とが接続されてい
る。標準電圧ＬＳＩ２００内の出力端のバッファ回路も
低電圧ＬＳ１１００内の出力端のバッファ回路と同様な
構成を有しているが、標準電圧ＬＳＩ２００内の電源電
位Ｖ は、低電圧ＬＳ Ｉ １００内の電源電位Ｄ２ ■ よりも高くなっている。なお、標準電圧ＬＤＩ ＳＩ２００内の接地電位”ｓｓと低電圧ＬＳＩ１００内
の接地電位ｖ８８とは同じ電位である。
第９図において、低電圧ＬＳＩ１００内のＰＭＯ３ＴＩ
のゲート入力端子３にＨレベルを印加し、ＮＭＯＳ Ｔ
２のゲート入力端子４にＬレベルを印加すると、この
ＣＭＯ８回路はハイインピーダンス状態になる。このと
き、標準電圧ＬＳ Ｉ ２００内のＰＭＯ３Ｔ２０１の
ゲート入力端子２０３とＮＭＯ３Ｔ２０２のゲート入力
端子２０４とにＬレベルを印加すると、出力端子２０５
．５には電源電圧Ｖ が出力される。第８図かられか
るよりＤ２ うに、ＮＭＯＳ Ｔ １のウェル１５（空乏層発生領域
とも呼ぶ、）には電源電圧Ｖ が印加されていＤＩ るので、出力端子５にこれよい高い電圧Ｖ がＤ２ 印加されると、ｐ型のドレイン１２とｎ型のウェル１５
とが順バイアスとなる。従って、この間標準電圧ＬＳＩ
２００から低電圧ＬＳ Ｉ １００に向かって電流が流
れ続けるという問題がある。
のゲート入力端子３にＨレベルを印加し、ＮＭＯＳ Ｔ
２のゲート入力端子４にＬレベルを印加すると、この
ＣＭＯ８回路はハイインピーダンス状態になる。このと
き、標準電圧ＬＳ Ｉ ２００内のＰＭＯ３Ｔ２０１の
ゲート入力端子２０３とＮＭＯ３Ｔ２０２のゲート入力
端子２０４とにＬレベルを印加すると、出力端子２０５
．５には電源電圧Ｖ が出力される。第８図かられか
るよりＤ２ うに、ＮＭＯＳ Ｔ １のウェル１５（空乏層発生領域
とも呼ぶ、）には電源電圧Ｖ が印加されていＤＩ るので、出力端子５にこれよい高い電圧Ｖ がＤ２ 印加されると、ｐ型のドレイン１２とｎ型のウェル１５
とが順バイアスとなる。従って、この間標準電圧ＬＳＩ
２００から低電圧ＬＳ Ｉ １００に向かって電流が流
れ続けるという問題がある。
従来は、低電圧ＬＳＩの出力バッファと標準電圧ＬＳＩ
の出力バッファとを直接接続すると上述のような問題が
生じるため、レベル変換用ＩＣを介して両者を接続する
などの措置が必要であった。
の出力バッファとを直接接続すると上述のような問題が
生じるため、レベル変換用ＩＣを介して両者を接続する
などの措置が必要であった。
そして、これはＬＳＩを実装するボード上での集積度を
著しく低下させる等の問題があった。
著しく低下させる等の問題があった。
この発明は、従来技術における上述の課題を解決するた
めになされたものであり、集積度を低下させることなく
、かつ、ハイインピーダンス状態において外部から高い
電圧が供給されても相補型論理回路の空乏層発生領域を
介して電流が流れることのない半導体集積回路装置を得
ることを目的とする。
めになされたものであり、集積度を低下させることなく
、かつ、ハイインピーダンス状態において外部から高い
電圧が供給されても相補型論理回路の空乏層発生領域を
介して電流が流れることのない半導体集積回路装置を得
ることを目的とする。
この発明では、複数の出力バッファ回路を備えた半導体
集積回路装置において、各出力バッファ回路は、比較的
高い電圧を与える第１の電源と比較的低い電圧を与える
第２の電源との間に直列に順次介挿された第１導電型の
第１トランジスタと第２導電型の第２のトランジスタと
を備えるとともに、前記第１と第２のトランジスタとの
接続部に出力端子が接続されており、前期複数の出力バ
ッフ７回路うちの少なくとも一部の出力バッファ回路に
おいて、前記第１のトランジスタの空乏層発生領域と前
記第１の電源との間に昇圧回路が介挿されており、これ
によって前記空乏層発生領域に前記第１の電源よりも高
い電圧値を供給する。
集積回路装置において、各出力バッファ回路は、比較的
高い電圧を与える第１の電源と比較的低い電圧を与える
第２の電源との間に直列に順次介挿された第１導電型の
第１トランジスタと第２導電型の第２のトランジスタと
を備えるとともに、前記第１と第２のトランジスタとの
接続部に出力端子が接続されており、前期複数の出力バ
ッフ７回路うちの少なくとも一部の出力バッファ回路に
おいて、前記第１のトランジスタの空乏層発生領域と前
記第１の電源との間に昇圧回路が介挿されており、これ
によって前記空乏層発生領域に前記第１の電源よりも高
い電圧値を供給する。
少なくとも一部のバッファ回路の空乏層発生領域に高い
電圧を印加するので、集積度を過度に低下させず、また
、これらのバッファ回路がハイインピーダンス状態にな
るようなものであっても空乏層領域を介して外部回路か
ら電流が流れることがない。
電圧を印加するので、集積度を過度に低下させず、また
、これらのバッファ回路がハイインピーダンス状態にな
るようなものであっても空乏層領域を介して外部回路か
ら電流が流れることがない。
第１図は、この発明の一実施例によるバッファ回路を示
す回路図である。また、第２図はその半導体装置の模式
断面図である。
す回路図である。また、第２図はその半導体装置の模式
断面図である。
これらの図において、ＰＭＯ３ＴＩのソース１１は電源
電位Ｖ と接続されている。また、ＮＤＩ ＭＯ５Ｔ２のソース２１は接地電位ｖ８８と接続されて
いる。さらにＮＭＯＳ Ｔ １のドレイン１２とＰＭＯ
５Ｔ２のドレイン２２とが互いに接続されているととも
に、外部回路と接続するための出力端子５に接続されて
いる。また、ＮＭＯＳ Ｔ １のゲート１３とＰＭＯ３
Ｔ２のゲート２３とは、それぞれ別のゲート入力端子３
．４に接続されている。
電位Ｖ と接続されている。また、ＮＤＩ ＭＯ５Ｔ２のソース２１は接地電位ｖ８８と接続されて
いる。さらにＮＭＯＳ Ｔ １のドレイン１２とＰＭＯ
５Ｔ２のドレイン２２とが互いに接続されているととも
に、外部回路と接続するための出力端子５に接続されて
いる。また、ＮＭＯＳ Ｔ １のゲート１３とＰＭＯ３
Ｔ２のゲート２３とは、それぞれ別のゲート入力端子３
．４に接続されている。
第２図に示すように、ＰＭＯ５ＴＩのソースとしてのｐ
型拡散領域１１に隣接してｎ型拡散領域１４が形成され
ており、このｎ型拡散領域１４は、昇圧回路３０を介し
て、電源電位Ｖ に接続さＤＩ れている。一方、接地電位ｖｓ８は、ＮＭＯＳ Ｔ ２
のソースであるｎ型拡散領域２１とともに、これと隣接
して形成されているｐ型拡散領域２４にも接続されてい
る。これによって、ｐ型頭域であるＮＭＯＳ Ｔ ２の
基板領域２５に接地電位ｖ８８が印加されている。
型拡散領域１１に隣接してｎ型拡散領域１４が形成され
ており、このｎ型拡散領域１４は、昇圧回路３０を介し
て、電源電位Ｖ に接続さＤＩ れている。一方、接地電位ｖｓ８は、ＮＭＯＳ Ｔ ２
のソースであるｎ型拡散領域２１とともに、これと隣接
して形成されているｐ型拡散領域２４にも接続されてい
る。これによって、ｐ型頭域であるＮＭＯＳ Ｔ ２の
基板領域２５に接地電位ｖ８８が印加されている。
第３図は、昇圧回路３０の内部構成を示す回路図である
。この昇圧回路３０は、チャージポンプ回路として従来
から知られている回路である。昇圧回路３０の入力端子
３１と出力端子３２との間には２つのダイオード３３．
３４が直列に介挿されている。また、２つのダイオード
３３．３４の間の節点３８にはコンデンサ３５とリング
オシレータ３７とが直列に接続されている。このリング
オシレータ３７は奇数個のインバータ３６によって構成
されている。
。この昇圧回路３０は、チャージポンプ回路として従来
から知られている回路である。昇圧回路３０の入力端子
３１と出力端子３２との間には２つのダイオード３３．
３４が直列に介挿されている。また、２つのダイオード
３３．３４の間の節点３８にはコンデンサ３５とリング
オシレータ３７とが直列に接続されている。このリング
オシレータ３７は奇数個のインバータ３６によって構成
されている。
昇圧回路３０の入力端子３１には電源電位Ｖ が与え
られ、リングオシレータ３７が発生ＤＩ する交流成分の電荷はコンデンサ３５に蓄積される。リ
ングオシレータ３７の交流成分が正の間は出力端子３２
から電圧ｖ２で電荷を送り出す。
られ、リングオシレータ３７が発生ＤＩ する交流成分の電荷はコンデンサ３５に蓄積される。リ
ングオシレータ３７の交流成分が正の間は出力端子３２
から電圧ｖ２で電荷を送り出す。
方、交流成分が負の間は、ダイオード３３．３４によっ
て電荷が入力端子３１側へ逆流するのを阻止している。
て電荷が入力端子３１側へ逆流するのを阻止している。
出力端子３２に発生する電圧Ｖ２はダイオード３３．３
４のしきい値電圧の合計にほぼ等しい電圧だけ電源電位
Ｖ よりも高い電圧ＤＩ となる。例えば電源電位Ｖ が約３．３ｖで、ＤＩ ダイオード３３．３４のしき値電圧がそれぞれ約０．８
５Ｖのとき、出力端子３２に発生する電圧Ｖ２は約５Ｖ
（−３，３＋０．８５＋０．８５）となる。なお、昇
圧回路３０は、この標準電圧Ｖ２が一般のＬＳＩの標準
電圧（例えば５Ｖ）以上になるように構成されている。
４のしきい値電圧の合計にほぼ等しい電圧だけ電源電位
Ｖ よりも高い電圧ＤＩ となる。例えば電源電位Ｖ が約３．３ｖで、ＤＩ ダイオード３３．３４のしき値電圧がそれぞれ約０．８
５Ｖのとき、出力端子３２に発生する電圧Ｖ２は約５Ｖ
（−３，３＋０．８５＋０．８５）となる。なお、昇
圧回路３０は、この標準電圧Ｖ２が一般のＬＳＩの標準
電圧（例えば５Ｖ）以上になるように構成されている。
出力端子３２は、第２図に示すＰＭＯＳ Ｔ １のｎ型
拡散領域１４に接続される。すなわち、ＰＭＯ８Ｔのｎ
型拡散領域１４とウェル１５とには、昇圧された電圧ｖ
２が印加される。
拡散領域１４に接続される。すなわち、ＰＭＯ８Ｔのｎ
型拡散領域１４とウェル１５とには、昇圧された電圧ｖ
２が印加される。
第４図は、低電圧ＬＳ Ｉ ３００の出力バッファと標
準電圧のＬＳＩ２００の出力バッファとを接続した状態
を示す回路図である。図において、低電圧ＬＳＩ３００
の出力端子５と標準電圧ＬＳＩ２００の出力端子２０５
とが接続されている。標準電圧ＬＳＩ２００内の出力端
のバッファ回路も低電圧ＬＳ Ｉ ３００内の出力端の
バッファ回路と似た構成を有しているが、そのＰＭＯ３
Ｔ２０１には昇圧回路３０のような回路は接続されてい
ない。また、標準電圧ＬＳＩ２００内の電源電圧Ｖ９，
２は、低電圧ＬＳ ｌ３００内の電源電圧Ｖ よりも
高くなっている。なお、標準電圧ＬＤＩ Ｓ Ｉ ２００内の接地電位ｖｓｓと低電圧ＬＳ Ｉ
３００内の接地電位とは同じ電位である。
準電圧のＬＳＩ２００の出力バッファとを接続した状態
を示す回路図である。図において、低電圧ＬＳＩ３００
の出力端子５と標準電圧ＬＳＩ２００の出力端子２０５
とが接続されている。標準電圧ＬＳＩ２００内の出力端
のバッファ回路も低電圧ＬＳ Ｉ ３００内の出力端の
バッファ回路と似た構成を有しているが、そのＰＭＯ３
Ｔ２０１には昇圧回路３０のような回路は接続されてい
ない。また、標準電圧ＬＳＩ２００内の電源電圧Ｖ９，
２は、低電圧ＬＳ ｌ３００内の電源電圧Ｖ よりも
高くなっている。なお、標準電圧ＬＤＩ Ｓ Ｉ ２００内の接地電位ｖｓｓと低電圧ＬＳ Ｉ
３００内の接地電位とは同じ電位である。
第４図において、低電圧ＬＳ Ｉ ３００内のＰＭＯ８
Ｔ１のゲート入力端子３にＨレベルを印加し、ＮＭＯＳ
Ｔ ２のゲート入力端子４にＬレベルを印加スると、
このバッファ回路はハイインピーダンス状態になる。こ
のとき、標準電圧ＬＳ Ｉ ２００内のＰＭＯ９Ｔ２０
１のゲート入力端子２０３とＮＭＯＳ Ｔ ２０２のゲ
ート入力端子２０４とにＬレベルを印加すると、出力端
子２０５．５には電源電圧Ｖ が出力される。ところ
で、前述したＤ２ ようにＮＭＯＳ Ｔ １のウェル１５には、標準電圧Ｌ
ＳＩ２００の電源電圧Ｖ 以上の電圧Ｖ２がＤ２ 昇圧回路３０から与えられている。従って、第２図にお
いて、出力端子５に電圧Ｖ が印加されＤ２ でも、ｐ型のドレイン１２とｎ型のウェル１５との間が
順バイアスになることはない。従って、この間、標準電
圧ＬＳＩ２００から低電圧ＬＳＩ３００に向って電流が
流れ続けるということがない。
Ｔ１のゲート入力端子３にＨレベルを印加し、ＮＭＯＳ
Ｔ ２のゲート入力端子４にＬレベルを印加スると、
このバッファ回路はハイインピーダンス状態になる。こ
のとき、標準電圧ＬＳ Ｉ ２００内のＰＭＯ９Ｔ２０
１のゲート入力端子２０３とＮＭＯＳ Ｔ ２０２のゲ
ート入力端子２０４とにＬレベルを印加すると、出力端
子２０５．５には電源電圧Ｖ が出力される。ところ
で、前述したＤ２ ようにＮＭＯＳ Ｔ １のウェル１５には、標準電圧Ｌ
ＳＩ２００の電源電圧Ｖ 以上の電圧Ｖ２がＤ２ 昇圧回路３０から与えられている。従って、第２図にお
いて、出力端子５に電圧Ｖ が印加されＤ２ でも、ｐ型のドレイン１２とｎ型のウェル１５との間が
順バイアスになることはない。従って、この間、標準電
圧ＬＳＩ２００から低電圧ＬＳＩ３００に向って電流が
流れ続けるということがない。
第５図は、マスタースライス方式によって作成された低
電圧ＬＳ Ｉ ３００のチップ全体を示す概略平面図で
ある。低電圧ＬＳＩと標準電圧ＬＳＩとの出力バッファ
同士を接続する場合には、少なくともどちらかのバッフ
ァがハイビンビーダンス状態をとるバッファであること
が多い。第５図は、ハイインピーダンス状態をとるバッ
ファ回路を第１図に示すように構成した低電圧ＬＳＩ３
００の例を示す図である。図において、チップ３００の
周辺部には１１０８７１列４１〜４１，４２ ｎ １〜４２．４３ 〜４３．４４、〜４４．とｎ
１ ｎ バッファセル列５１〜５１．５２１〜５２ｎ。
電圧ＬＳ Ｉ ３００のチップ全体を示す概略平面図で
ある。低電圧ＬＳＩと標準電圧ＬＳＩとの出力バッファ
同士を接続する場合には、少なくともどちらかのバッフ
ァがハイビンビーダンス状態をとるバッファであること
が多い。第５図は、ハイインピーダンス状態をとるバッ
ファ回路を第１図に示すように構成した低電圧ＬＳＩ３
００の例を示す図である。図において、チップ３００の
周辺部には１１０８７１列４１〜４１，４２ ｎ １〜４２．４３ 〜４３．４４、〜４４．とｎ
１ ｎ バッファセル列５１〜５１．５２１〜５２ｎ。
ｎ
５３〜５３．５４１〜５４ ’ｎが形成されていｎ
る。バッファセル列内の各バッファには、ウェル領域６
１〜６１．６２ 〜６１．６３□〜１
ｎ Ｉ ｎ６３．６４１
〜６４ｎが設けられている。これらのウェル領域は第２
図におけるウェル１５とその表面内に形成されたＰＭＯ
ＳＴｌとを含む領域に相当する。また、チップの中央部
には内部論理素子領域６０が形成されている。
１〜６１．６２ 〜６１．６３□〜１
ｎ Ｉ ｎ６３．６４１
〜６４ｎが設けられている。これらのウェル領域は第２
図におけるウェル１５とその表面内に形成されたＰＭＯ
ＳＴｌとを含む領域に相当する。また、チップの中央部
には内部論理素子領域６０が形成されている。
図中に破線で示す領域７１．７２．７３はハイインピー
ダンス状態をとるバッファとそのＩ１０パッドを含む領
域である。このうち、図において、チップの上段にある
領域７１．７２内のウェル領域６１，６１ｊは、チップ
の左上隅に形成された昇圧回路３０ａと配線８１によっ
て接続されている。また、チップの下段にある領域７３
内のウェル領域６３には、同じ領域７３内に形成された
昇圧回路３０ｂと配線８２によって接続されている。す
なわち、これらの領域７１，７２．７３内のバッファ回
路は、第１図および第２図に示されるように形成されて
いる。
ダンス状態をとるバッファとそのＩ１０パッドを含む領
域である。このうち、図において、チップの上段にある
領域７１．７２内のウェル領域６１，６１ｊは、チップ
の左上隅に形成された昇圧回路３０ａと配線８１によっ
て接続されている。また、チップの下段にある領域７３
内のウェル領域６３には、同じ領域７３内に形成された
昇圧回路３０ｂと配線８２によって接続されている。す
なわち、これらの領域７１，７２．７３内のバッファ回
路は、第１図および第２図に示されるように形成されて
いる。
前述したように、この低電圧ＬＳ Ｉ ３００は、マス
タースライス方式によって作成されている。
タースライス方式によって作成されている。
すなわち、まず、チップ内の内部論理素子領域６屹バッ
ファ列５１〜５１，５２．〜５２ｎ。
ファ列５１〜５１，５２．〜５２ｎ。
ｎ
５３〜５３．５４ 〜５４ 、および昇圧口１
ｎ ｉ ｎ 路３０ａがそれぞれ形成されるべき領域に、これらを完
成するのに必要なトランジスタやその他の素子が形成さ
れる。なお、このとき、特に下段のバッファ列５３１〜
５３ｎの各領域内には、昇圧回路３０ｂを構成するのに
必要な素子が形成される。
ｎ ｉ ｎ 路３０ａがそれぞれ形成されるべき領域に、これらを完
成するのに必要なトランジスタやその他の素子が形成さ
れる。なお、このとき、特に下段のバッファ列５３１〜
５３ｎの各領域内には、昇圧回路３０ｂを構成するのに
必要な素子が形成される。
次に、配線工程において、各素子が互いに接続されて所
望の回路が構成され、第５図に示すようなＬＳＩが完成
する。なお、配線工程は、コンタクトホール、ピアホー
ルをあけるとともに必要な配線を敷設する工程であり、
スライス工程とも呼ばれている。
望の回路が構成され、第５図に示すようなＬＳＩが完成
する。なお、配線工程は、コンタクトホール、ピアホー
ルをあけるとともに必要な配線を敷設する工程であり、
スライス工程とも呼ばれている。
ハイインピーダンス状態をとるバッファを含む領域７１
，７２．７３の位置は、配線工程の前に決定される。配
線工程では、昇圧回路３０ａ、３０ｂが第３図に示すよ
うに配線されて構成されるとともに、配線８１．８２が
形成されて第１図。
，７２．７３の位置は、配線工程の前に決定される。配
線工程では、昇圧回路３０ａ、３０ｂが第３図に示すよ
うに配線されて構成されるとともに、配線８１．８２が
形成されて第１図。
第２図に示すようなバッファ回路が形成される。
なお、領域７１，７２．７３以外のバッファ回路は、ハ
イインピーダンス状態をとらないので、第７図および第
８図に示すように構成される（すなわち、ＰＭＯＳＴｌ
のウェル１５には、低電圧ＬＳＩ用の電源電圧Ｖ が
供給されている）。なりＤｌ お、このように、バッファ列の各バッファ回路の構成を
個別に変えられるようにするため、各ツマ・ノファ回路
のＰＭＯ９Ｔの各ウェル領域６１１〜６１ｎ、６２ 〜
６２．６３ 〜５３．５４□１ ｎ
１．ｎ〜６４ は互いに分離されている。
イインピーダンス状態をとらないので、第７図および第
８図に示すように構成される（すなわち、ＰＭＯＳＴｌ
のウェル１５には、低電圧ＬＳＩ用の電源電圧Ｖ が
供給されている）。なりＤｌ お、このように、バッファ列の各バッファ回路の構成を
個別に変えられるようにするため、各ツマ・ノファ回路
のＰＭＯ９Ｔの各ウェル領域６１１〜６１ｎ、６２ 〜
６２．６３ 〜５３．５４□１ ｎ
１．ｎ〜６４ は互いに分離されている。
昇圧回路３０ａ、３０ｂを構成する領域はチ・ツブ内の
どこでも良い。すなわち、第５図の左上隅にある昇圧回
路３０ａのように、独立した領域として形成してもよく
。また、昇圧回路３０ｂのよにバッファ回路が構成され
る各領域内に形成してもよい。
どこでも良い。すなわち、第５図の左上隅にある昇圧回
路３０ａのように、独立した領域として形成してもよく
。また、昇圧回路３０ｂのよにバッファ回路が構成され
る各領域内に形成してもよい。
上記実施例では、ノ＼イインピーダンス状態をとること
かあるバッファ回路内のＰＭＯＳＴｌのウェル１５に常
に電圧ｖ２を供給する場合を示した。
かあるバッファ回路内のＰＭＯＳＴｌのウェル１５に常
に電圧ｖ２を供給する場合を示した。
しかし、バッファ回路がハイインピーダンス状態をとっ
た場合にのみ、昇圧回路３０から電圧ｖ２を供給するよ
うにしてもよい。第６図は、このようなバッファ回路と
して構成された３ステートバツフアを示す回路図である
。
た場合にのみ、昇圧回路３０から電圧ｖ２を供給するよ
うにしてもよい。第６図は、このようなバッファ回路と
して構成された３ステートバツフアを示す回路図である
。
この３ステートバツフアは、第１図に示すバッファ回路
にＮＭＯ５Ｔ９１と、２人力ＮＡＮＤ回路９２と、２人
力ＮＯＲ回路９３と、インバータ回路９４とを付加した
ものである。ＮＭＯＳ Ｔ ９１は、昇圧回路３０と並
列に接続されており、また、その基板領域は接地電位■
８８に接続されている。さらに、ＮＭＯ３Ｔ９１のゲー
トは３ステートバツフアのコントロール端子９６に接続
されている。
にＮＭＯ５Ｔ９１と、２人力ＮＡＮＤ回路９２と、２人
力ＮＯＲ回路９３と、インバータ回路９４とを付加した
ものである。ＮＭＯＳ Ｔ ９１は、昇圧回路３０と並
列に接続されており、また、その基板領域は接地電位■
８８に接続されている。さらに、ＮＭＯ３Ｔ９１のゲー
トは３ステートバツフアのコントロール端子９６に接続
されている。
このコントロール端子９６は、また、２人力ＮＡＮＤ回
路９２の一方の入力端子に接続されている。２人力ＮＡ
ＮＤ回路９２の他方の入力端子は３ステートバツフアの
データ入力端子９５に接続されている。２人力ＡＮＡＤ
回路９２の出力端子は、ＰＭＯ３ＴＩのゲートと接続さ
れている。
路９２の一方の入力端子に接続されている。２人力ＮＡ
ＮＤ回路９２の他方の入力端子は３ステートバツフアの
データ入力端子９５に接続されている。２人力ＡＮＡＤ
回路９２の出力端子は、ＰＭＯ３ＴＩのゲートと接続さ
れている。
２人力ＮＯＲ回路９３の一方の入力端子はデータ入力端
子９５と接続されており、他方の入力端子はインバータ
９４を介してコントロール端子９６と接続されている。
子９５と接続されており、他方の入力端子はインバータ
９４を介してコントロール端子９６と接続されている。
また、２人力ＮＯＲ回路９３の出力端子はＮＭＯＳ Ｔ
２のゲートと接続されている。
２のゲートと接続されている。
第６図の３ステートバツフアにおいて、コントロール端
子９６にＨレベルが人力された場合は、データ入力端子
９５に入力されるＬレベルまたはＨレベルの信号が出力
端子５にそのまま出力される。また、このとき、ＮＭＯ
３Ｔ９１がオン状態となるので、ＰＭＯ３ＴＩのウェル
１５には電源電圧Ｖ が印加される。
子９６にＨレベルが人力された場合は、データ入力端子
９５に入力されるＬレベルまたはＨレベルの信号が出力
端子５にそのまま出力される。また、このとき、ＮＭＯ
３Ｔ９１がオン状態となるので、ＰＭＯ３ＴＩのウェル
１５には電源電圧Ｖ が印加される。
ＤＬ
一方、コントロール端子９６にＨレベルが入力された場
合には、データ入力端子９５にＬレベルやＨレベルの信
号が人力されても、２人力ＮＡＮＤ回路９２と２人力Ｎ
ＯＲ回路９３とはそれぞれ常にＨレベルとＬレベルとを
出力する。したがって、ＰＭＯ３ＴＩとＮＭＯＳ Ｔ
２とはともにオフ状態となり、出力端子５はハイインピ
ーダンス状態となる。ところが、このとき、８ＭＯ８Ｔ
９１もオフ状態となるので、２ＭＯ８Ｔ１のウェル１５
には昇圧回路３０から標準電圧ｖＤ０２以上の電圧Ｖ２
が印加される。このようなノ＼イインピーダンス状態に
おいて、外部のＬＳＩから標準電圧Ｖ の電圧値をも
った出力信号が出力端子５にＤ２ 印加されてもＰＭＯ３ＴＩのドレイン１２とウェル］−
５とは順バイアスとなることがない。従って、標準電圧
ＬＳＩの電源側から低電圧ＬＳＩの電源側に電流が流れ
るのを防止できる。また、ｌ＼イインピーダンス状態に
ないときは、ＰＭＯ５ＴＩのウェル１５には電源電圧Ｖ
が印加されるので、ＤＩ ＰＭＯ３Ｔ１の動作特性を、第７図のような昇圧回路の
ないバッファ回路おけるＰＭＯ８Ｔの動作特性と同じに
できるという利点がある。
合には、データ入力端子９５にＬレベルやＨレベルの信
号が人力されても、２人力ＮＡＮＤ回路９２と２人力Ｎ
ＯＲ回路９３とはそれぞれ常にＨレベルとＬレベルとを
出力する。したがって、ＰＭＯ３ＴＩとＮＭＯＳ Ｔ
２とはともにオフ状態となり、出力端子５はハイインピ
ーダンス状態となる。ところが、このとき、８ＭＯ８Ｔ
９１もオフ状態となるので、２ＭＯ８Ｔ１のウェル１５
には昇圧回路３０から標準電圧ｖＤ０２以上の電圧Ｖ２
が印加される。このようなノ＼イインピーダンス状態に
おいて、外部のＬＳＩから標準電圧Ｖ の電圧値をも
った出力信号が出力端子５にＤ２ 印加されてもＰＭＯ３ＴＩのドレイン１２とウェル］−
５とは順バイアスとなることがない。従って、標準電圧
ＬＳＩの電源側から低電圧ＬＳＩの電源側に電流が流れ
るのを防止できる。また、ｌ＼イインピーダンス状態に
ないときは、ＰＭＯ５ＴＩのウェル１５には電源電圧Ｖ
が印加されるので、ＤＩ ＰＭＯ３Ｔ１の動作特性を、第７図のような昇圧回路の
ないバッファ回路おけるＰＭＯ８Ｔの動作特性と同じに
できるという利点がある。
なお、上記第６図では昇圧回路３０と並列に８ＭＯ８Ｔ
９１を接続した例を示した。しかし、７（ッファ回路か
ら信号を出力する場合に、２ＭＯ８Ｔ１のウェル１５に
電源電圧ｙ を印加し、）〜ＤＩ イインピーダンス状態の場合には、ウェル１５に昇圧回
路３０から電圧ｖ２を印加するような回路であれば、他
の構成をとってもよい。
９１を接続した例を示した。しかし、７（ッファ回路か
ら信号を出力する場合に、２ＭＯ８Ｔ１のウェル１５に
電源電圧ｙ を印加し、）〜ＤＩ イインピーダンス状態の場合には、ウェル１５に昇圧回
路３０から電圧ｖ２を印加するような回路であれば、他
の構成をとってもよい。
また、昇圧回路３０は第５図に示した回路に限らず、外
部回路の電源電圧Ｖ 以上の電圧ｖ２Ｄ２ を供給できる回路であればよい。もちろん、昇圧回路を
ＣＭＯＳＦＥＴ以外のバイポーラトランジスタ等の素子
で構成してもよい。
部回路の電源電圧Ｖ 以上の電圧ｖ２Ｄ２ を供給できる回路であればよい。もちろん、昇圧回路を
ＣＭＯＳＦＥＴ以外のバイポーラトランジスタ等の素子
で構成してもよい。
上記実施例のＣＭＯＳ回路は、ｐ型基板の上にｎウェル
を形成し、そのｎウェルの内にＰＭＯ５Ｔを形成してい
たが、他の構成でＣＭＯＳ回路を構成してもよい。すな
わち、バッファ回路がハイインピーダンス状態にあると
きに、ＰＭＯ３Ｔのゲート下部の領域（空乏層発生領域
）に電源電圧Ｖ より高い所定の電圧Ｖ２を印加する
ようにＤＩ 構成されていればよい。
を形成し、そのｎウェルの内にＰＭＯ５Ｔを形成してい
たが、他の構成でＣＭＯＳ回路を構成してもよい。すな
わち、バッファ回路がハイインピーダンス状態にあると
きに、ＰＭＯ３Ｔのゲート下部の領域（空乏層発生領域
）に電源電圧Ｖ より高い所定の電圧Ｖ２を印加する
ようにＤＩ 構成されていればよい。
なお、ＰＭＯ５Ｔの空乏層発生領域に電源電圧Ｖ よ
り高い電圧ｖ２を印加すると、基板パイＤＩ アス効果によってＰＭＯ３Ｔのしきい値電圧が変化する
。但し、例えば電源電圧Ｖ を３．３Ｖ。
り高い電圧ｖ２を印加すると、基板パイＤＩ アス効果によってＰＭＯ３Ｔのしきい値電圧が変化する
。但し、例えば電源電圧Ｖ を３．３Ｖ。
ＤＩ
電圧ｖ２を５Ｖとしたとき、しきい値電圧の変化は約１
ｖ程度である。従って、電圧Ｖ２を過度に高くしなけれ
ば、ゲートに印加すべき電圧レベルを変えることなく、
昇圧回路を備えたＰＭＯＳＴを昇圧回路のないＰＭＯＳ
Ｔと同様に制御することが可能である。
ｖ程度である。従って、電圧Ｖ２を過度に高くしなけれ
ば、ゲートに印加すべき電圧レベルを変えることなく、
昇圧回路を備えたＰＭＯＳＴを昇圧回路のないＰＭＯＳ
Ｔと同様に制御することが可能である。
以上説明したように、この発明によれば、少なくとも一
部のバッファ回路の空乏層発生領域に高い電圧を印加す
るので、集積度を過度に低下させず、また、これらのバ
ッファ回路がハイインピダンス状態になるようなもので
あっても空乏層発生領域を介して外部回路から電流が流
れることを防止できるという効果がある。
部のバッファ回路の空乏層発生領域に高い電圧を印加す
るので、集積度を過度に低下させず、また、これらのバ
ッファ回路がハイインピダンス状態になるようなもので
あっても空乏層発生領域を介して外部回路から電流が流
れることを防止できるという効果がある。
第１図はこの発明の一実施例におけるバッファ回路を示
す回路図、第２図はその半導体装置を示す模式断面図、
第３図は昇圧回路を示す回路図、第４図はこの発明の実
施例による低電圧ＬＳＩと標準電圧ＬＳＩとの接続状態
を示す回路図、第５図はこの発明の一実施例としての低
電圧ＬＳＩを示す平面図、第６図はこの発明の実施例に
おける他のバッファ回路を示す回路図、第７図は従来の
バッファ回路を示す回路図、第８図はその半導体装置を
示す模式断面図、第９図は従来の低電圧ＬＳＩと標準電
圧ＬＳＩとの接続状態を示す回路図である。 図において、１はＰＭＯＳＴ、２はＮＭＯ８Ｔ。 ５は出力端子、３０は昇圧回路、■ は電源型Ｄ１ 位、ｖｓｓは接地電位を示す。 なお、各図中同一符号は同一または相当部分を示す。
す回路図、第２図はその半導体装置を示す模式断面図、
第３図は昇圧回路を示す回路図、第４図はこの発明の実
施例による低電圧ＬＳＩと標準電圧ＬＳＩとの接続状態
を示す回路図、第５図はこの発明の一実施例としての低
電圧ＬＳＩを示す平面図、第６図はこの発明の実施例に
おける他のバッファ回路を示す回路図、第７図は従来の
バッファ回路を示す回路図、第８図はその半導体装置を
示す模式断面図、第９図は従来の低電圧ＬＳＩと標準電
圧ＬＳＩとの接続状態を示す回路図である。 図において、１はＰＭＯＳＴ、２はＮＭＯ８Ｔ。 ５は出力端子、３０は昇圧回路、■ は電源型Ｄ１ 位、ｖｓｓは接地電位を示す。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）複数の出力バッファ回路を備えた半導体集積回路
装置であって、 各出力バッファ回路は、比較的高い電圧を与える第１の
電源と比較的低い電圧を与える第２の電源との間に直列
に順次介挿された第１導電型の第１のトランジスタと第
２導電型の第２のトランジスタとを備えるとともに、前
記第１と第２のトランジスタとの接続部に出力端子が接
続されており、前記複数の出力バッファ回路のうちの少
なくとも一部の出力バッファ回路において、前記第１の
トランジスタの空乏層発生領域と前記第１の電源との間
に昇圧回路が介挿されており、これによって前記空乏層
発生領域に前記第１の電源よりも高い電圧値を供給する
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333929A JP2741712B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333929A JP2741712B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194965A true JPH03194965A (ja) | 1991-08-26 |
| JP2741712B2 JP2741712B2 (ja) | 1998-04-22 |
Family
ID=18271551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333929A Expired - Fee Related JP2741712B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741712B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266775A (ja) * | 1988-08-31 | 1990-03-06 | Sony Corp | ディジタルデータ再生回路 |
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| JPH06343034A (ja) * | 1993-06-01 | 1994-12-13 | Nippon Motorola Ltd | 相補形ｆｅｔを用いたドライバ装置 |
| US8593205B2 (en) | 2011-05-06 | 2013-11-26 | Fujitsu Semiconductor Limited | Output buffer circuit and input/output buffer circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154157A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-12-22 JP JP1333929A patent/JP2741712B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154157A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266775A (ja) * | 1988-08-31 | 1990-03-06 | Sony Corp | ディジタルデータ再生回路 |
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| JPH06343034A (ja) * | 1993-06-01 | 1994-12-13 | Nippon Motorola Ltd | 相補形ｆｅｔを用いたドライバ装置 |
| US8593205B2 (en) | 2011-05-06 | 2013-11-26 | Fujitsu Semiconductor Limited | Output buffer circuit and input/output buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2741712B2 (ja) | 1998-04-22 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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