JPH0319573B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムの共通バスに接続さ
れる入出力制御装置等のプロセツサ内蔵装置内に
配置され、システム共通バスと内部マイクロプロ
セツサバスとの双方からアクセス可能なデユアル
ポートメモリのアクセス制御方式に関する。

〔従来の技術〕

計算機システムにおいては、そのシステム共通
バスに接続されるマイクロプロセツサ内蔵の種々
の装置間の情報交換を効率良く行うための手段と
して、各装置内にシステム共通バスと内部のマイ
クロプロセツサバスとに夫々インタフエースする
デユアルポートメモリを設ける方法がある。

例えば、入出力制御装置においては、中央処理
装置からのコマンドの設定や、ステータスの読出
しのための制御レジスタをデユアルポートメモリ
で実現している。ところで、最近、集積度が高く
大容量の半導体メモリが安価に入手することがで
きるので、それらを使用して、少ないハードウエ
ー量にも拘わらず大容量のデユアルポートメモリ
を構成することができる。したがつて、そのデユ
アルポートメモリの記憶領域の一部を装置の制御
レジスタ領域として使用し、他の部分は内蔵マイ
クロプロセツサのためのスタツク領域や作業領域
あるいはデータバツフア領域など種々の用途に使
用するのが普通である。

以上のように使用されるデユアルポートメモリ
において、本来システム共通バス側からアクセス
する必要があるのは、制御レジスタ領域であり、
その他の領域は、内部マイクロプロセツサが、中
央処理装置からのコマンドに従つて入出力機器を
制御するための内部処理に使用されるので、その
領域に対してもシステム共通バス側からのアクセ
スを可能とすると、制御装置の誤動作を引き起こ
す危険がある。

そのために、システム共通バス側のデユアルポ
ートメモリに対するアドレス割付範囲を、デユア
ルポートメモリのうちの一部として割り当てられ
ている制御レジスタ領域相当部分に絞り、システ
ム共通バス側からは制御レジスタ領域しかアクセ
スできないような回路構成が採られている。

この種の入出力制御装置におけるデユアルポー
トメモリ回路としては、従来、第２図に示すよう
に構成されている。

すなわち、入出力制御装置１は、外部の中央処
理装置に接続されたシステム共通バス２と、内蔵
されたマイクロプロセツサ（図示せず）に接続さ
れた内部マイクロプロセツサバス３とに夫々イン
タフエースするデユアルポートメモリ４を有す
る。ここで、システム共通バス２、内部マイクロ
プロセツサバス３及びメモリ（アドレス）バス５
のアドレスバスの本数は、夫々16本（SA15〜
０）、16本（IA15〜０）及び12本（MA12〜１）
であり、これらのうち、SA15、IA15及びMA12
が最上位ビツト（MSB）である。また、デユア
ルポートメモリ４は８キロバイトの容量を持つも
のとする。

そして、入出力制御装置１の内部マイクロプロ
セツサバス３側からデユアルポートメモリ４をア
クセスすると、内部マイクロプロセツサバス３の
アドレスIA15〜13がアドレス比較回路１６に取
り込まれ、デユアルポートメモリ４がアクセスさ
れていることを示すメモリ選択信号ｇが出力さ
れ、これがメモリアクセス制御回路１７に供給さ
れる。

このメモリアクセス制御回路１７では、メモリ
選択信号ｇと、アドレス最下位ビツト（LSB）
であるIA0とを受け、メモリアクセス制御信号と
しての上位バイトメモリチツプセレクト信号ｈ、
下位バイトメモリチツプセレクト信号ｉ及びメモ
リライトネーブル信号ｊの生成条件とすると共
に、メモリアクセス排他制御信号ｌを出力し、こ
れによりデユアルポートメモリ４のアクセス要求
を行い、それに対する許可を得た後、即ちデユア
ルポートメモリアクセス権を獲得した後、アドレ
スバツフア制御信号ｋを有効とし、アドレスバツ
フア１８のゲートを開く。

これにより、アドレスバツフア１８は、アドレ
スIA12〜１をメモリバス５側に出力し、デユア
ルポートメモリ４を構成する各メモリチツプのア
ドレス入力端子にアドレスMA12〜１が与えられ
る。

デユアルポートメモリ４の容量は８キロバイト
であるから、アドレスIA12〜０の13ビツトで全
領域をアドレツシングすることができる。すなわ
ち、内部マイクロプロセツサバス３側からデユア
ルポートメモリ４の全領域をアクセスできること
になる。

次に、入出力制御装置１の制御レジスタ領域と
して256バイトがシステム共通バスアドレス空間
に割り付けられ、デユアルポートメモリ４内の
256バイト分の領域が制御レジスタ用に使用され
るものとする。

システム共通バス２側からデユアルポートメモ
リ４内の制御レジスタ領域をアクセスすると、
256バイト分をアドレツシングするアドレスSA7
〜０を除いた上位アドレスSA15〜８をアドレス
比較回路１１が受け、これによりデユアルポート
メモリ４がアクセスされていることを示すメモリ
選択信号ａをメモリアクセス制御回路１２に出力
する。

このメモリアクセス制御回路１２は、内部マイ
クロプロセツサバス３側のメモリアクセス制御回
路１７と同様に、これに供給されるメモリ選択信
号ａ、アドレスSA0をメモリアクセス制御信号と
しての上位バイトメモリチツプセレクト信号ｂ、
下位バイトメモリチツプセレクト信号ｃ及びメモ
リライトイネーブル信号ｄを生成する条件とし、
その作用もメモリアクセス制御回路１７と同様で
ある。

また、入出力制御装置１は、アドレス設定スイ
ツチ回路１５を有し、このアドレス設定スイツチ
回路１５は、予めデユアルポートメモリ４の８キ
ロバイトを256バイトバウンダリに32のブロツク
領域に分割し、その何れの256バイト領域を制御
レジスタ領域として使用するかを５ビツトのスイ
ツチにより設定する。

そして、前記メモリアクセス制御回路１２か
ら、アドレスバツフア制御信号ｅが出力される
と、アドレスバツフア１３及び１４が作動状態と
なり、アドレスSA7〜１及びアドレス設定スイツ
チ回路１５の設定値を夫々メモリバスアドレス
MA7〜１とMA0（上位及び下位バイトメモリチ
ツプセレクト信号ｂ，ｃに反映される）で256バ
イト領域内の所望のバイトあるいはワードが指定
される。例えば、アドレス設定スイツチ回路１５
にバイナリ“00000”を設定すれば、ブロツク
“０”が、バイナリ“11111”を設定すればブロツ
ク３１が夫々設定される。

ところで、マイクロプロセツサ内蔵の制御装置
に何等かの異常が発生して、マイクロプロセツサ
が動作不能状態となり、装置がその機能を果たせ
なくなつた場合、その障害解析にとつて、マイク
ロプロセツサの使用するデユアルポートメモリ４
のスタツク領域や作業領域の内容及びマイクロプ
ロセツサによる内部処理の履歴情報などが有効な
ものとなる。

〔発明が解決しようとする問題点〕

しかしながら、上記従来のデユアルポートメモ
リアクセス制御方式においては、システム共通バ
ス側からのデユアルポートメモリのアクセスが制
御レジスタ領域にのみ限定されているので、上記
したように、制御装置に異常が発生したときの障
害解析のためにシステム共通バス側から得られる
情報は、制御レジスタ領域内に用意されるステー
タスレジスタ領域に設定されているものだけとな
り、しかも、このステータスレジスタ領域への情
報の設定は、内部マイクロプロセツサが実行する
ものであるから、異常状態の発生によつてマイク
ロプロセツサが動作不能状態となるようなときに
は、情報の設定が正常に行われるという保証はな
い。また、中央処理装置からのコマンドによつて
装置内部の情報をシステム共通バス側に吐き出さ
せるという手段もあるが、この場合もその処理を
実行するのは内部マイクロプロセツサであり、装
置に異常状態が発生した状態でマイクロプロセツ
サに正常なコマンド処理の実行を期待するには無
理がある。

このように、従来のデユアルポートメモリアク
セス制御方式にあつては、異常状態発生により動
作不能となつた装置の障害解析のために、システ
ム共通バス側から制御装置に関する確実で十分な
情報の収集が行えないという問題点があつた。

そこで、本発明は、制御装置が異常状態となつ
て動作不能となつた場合には、障害解析用の情報
収集のために、簡易な手順で、システム共通バス
側からデユアルポートメモリにおける装置制御レ
ジスタ領域のみならず、他の任意の領域をアクセ
スすることが可能なデユアルポートメモリアクセ
ス制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明は、シス
テム共通バスに接続されプロセツサを内蔵する装
置内に設けられ且つ当該システム共通バス側及び
内部プロセツサバス側の双方からアクセス可能な
デユアルポートメモリにおいて、前記システム共
通バスとのインタフエース部に、前記デユアルポ
ートメモリの何れのブロツクを選択してアクセス
するかをシステム共通バス側から指定可能とする
メモリブロツク指定回路と、該メモリブロツク指
定回路をデユアルポートメモリが属する装置が異
常状態となつたことを検出したときのみ機能させ
るロツク回路とを設け、通常時には、システム共
通バス側からは、デユアルポートメモリのうちの
１つのブロツク領域のみアクセス可能とし、デユ
アルポートメモリの属する装置が異常状態となつ
たときには、前記メモリブロツク指定回路で指定
する前記デユアルポートメモリの任意のブロツク
に対して、そのアクセスを可能にすることを特徴
とする。

〔作用〕

本発明は、システム共通バスインタフエース部
に、デユアルポートメモリの何れのブロツクを選
択してアクセスするかをシステム共通バス側から
指定可能とするメモリブロツク指定回路と、該メ
モリブロツク指定回路をデユアルポートメモリが
属する装置が異常状態となつたことを検出したと
きのみ機能させるロツク回路とを設け、デユアル
ポートメモリの属する装置が正常動作時には、ロ
ツク回路によりメモリブロツク指定回路を非作動
状態として、システム共通バス側からデユアルポ
ートメモリのうちの予め定められた１ブロツク領
域のみアクセス可能とし、異常状態によりマイク
ロプロセツサが動作不能状態となつたときには、
前記メモリブロツク指定回路を作動状態として、
システム共通バス側からメモリブロツク指定回路
に対し、所望のメモリブロツク番号を設定するこ
とにより、デユアルポートメモリの該当するブロ
ツクに対するアクセスを装置正常動作時と全く同
様に行うことができる。

〔実施例〕

第１図は本発明の一実施例を示すブロツク図で
ある。

第１図において、前記第２図との対応部分には
同一符号を付し、その詳細説明はこれを省略する
が、本発明においては、入出力制御装置１の制御
システム共通バス２とのインタフエース部に、メ
モリブロツク指定回路としてのメモリブロツク指
定レジスタ２１と、アドレスバツフア２２と、ロ
ツク回路２３とが設けられている。

ロツク回路２３は、メモリブロツク指定レジス
タ２４、ラツチ回路２５、インバータ２６及び
AND回路２７，２８，２９を有する。

レジスタアクセス制御回路２４は、システム共
通バスアドレス空間上の装置制御レジスタ領域の
アドレスとは異なるアドレスにマツピングされた
５ビツトのメモリアドレスデータがデータバス
SD4〜０を介して供給されると、例えば論理値
“１”のレジスタライト信号ｍをANDゲート２７
の一方の入力側に出力する。このANDゲート２
７の他方の入力側には、入出力制御装置１の異常
状態を検出する異常状態検出回路３０からのダウ
ン信号ｎが供給される。この異常状態検出回路３
０は、入出力制御装置１に何等かの異常状態が発
生すると、論理値“１”のダウン信号ｎを出力
し、このダウン信号ｎは、ANDゲート２７に供
給されると共に、図示しない内部マイクロプロセ
ツサにも供給され、この内部マイクロプロセツサ
を正常動作状態から動作不能状態への遷移を促す
ものであり、本発明装置、従来装置にかかわら
ず、この種の装置に常用されているものを使用す
る。

メモリブロツク指定レジスタ２１は、ANDゲ
ート２７からの論理値“１”の出力が入力されて
いる時点でシステム共通バス２側からデータバス
SD4〜０の５本のデータ信号線を介して伝送され
る５ビツトのメモリブロツク指定データを書込み
可能に構成され、書き込まれたデータ値は常時ア
ドレスバツフア２２に出力する。

ラツチ回路２５は前記ANDゲート２７の出力
信号をラツチし、そのラツチ信号をレジスタセツ
トステータス信号ｐとして直線ANDゲート２８
の一方の入力側に供給すると共に、インバータ２
６を介してANDゲート２９の一方の入力側に供
給する。なお、ラツチ回路２５は、入出力制御装
置１がリセツトにより初期化された場合のみ、初
期化され、その際には、レジスタセツトステータ
ス信号ｐを論理値“０”とする。

また、ANDゲート２８，２９の他方の入力側
には、前記メモリアドレス制御回路１２からのア
ドレスバツフア制御信号ｅが供給され、ANDゲ
ート２８の出力信号がアドレスバツフア２２に、
ANDゲート２９の出力信号がアドレスバツフア
１４に夫々作動制御信号として供給される。

次に作用について説明する。今、入出力制御装
置１が正常に作動しているものとする。この異常
状態検出回路３０からは、ダウン信号ｎが論理値
“０”を維持しており、ANDゲート２７の出力も
レジスタアクセス制御回路２４のレジスタライト
信号ｍの状態に拘わらず論理値“０”を維持して
おり、このため、メモリブロツク指定レジスタ２
１は、システム共通バス２からのメモリアドレス
データの書込みを禁止する状態に制御されると共
に、ラツチ回路２５から出力されるレジスタセツ
トステータス信号ｐは、論理値“０”を維持して
いる。したがつて、ANDゲート２８からアドレ
スバツフア制御信号ｑは出力されず、アドレスバ
ツフア２２のゲートが閉じた状態に制御されると
共に、インバータ２６での反転信号は論理値
“１”となり、ANDゲート２９が開状態となつ
て、このANDゲート２９からメモリアクセス制
御回路１２からのアドレスバツフア制御信号ｅに
基づくアドレスバツフア制御信号ｒがアドレスバ
ツフア１４に出力される。その結果、アドレス設
定スイツチ回路１５の設定値が、メモリバスアド
レスMA12〜８としてメモリバス５側に出力され
る。これと同時にメモリアクセス制御回路１２か
らのアドレスバツフア制御信号ｅによつて、アド
レスバツフア１３のゲートが開状態となり、アド
レスSA7〜１が、MA7〜１としてメモリバス５
に出力される。

このため、メモリバス５上のMA12〜８の５ビ
ツトアドレスでデユアルポートメモリ４の８キロ
バイトのメモリ領域を32等分した256バイト領域
のうちの１つが選択され、メモリバスアドレス
MA7〜１及び上位、下位メモリチツプセレクト
信号ｂ，ｃに反映されるMAOにより選択された
256バイト領域内の所望の番地のバイト又はワー
ドが指定されることになり、正常状態におけるデ
ユアルポートメモリ４のアクセスを行うことがで
きる。

以上の入出力制御装置１の正常状態から、入出
力装置１に何等かの異常状態が発生すると、異常
状態検出回路２５から論理値“１”のダウン信号
ｎが出力される。このダウン信号ｎにより、図示
しない内部マイクロプロセツサを正常動作状態か
ら動作不能状態への遷移させる。この状態では、
まだ、正常動作時と同様にシステム共通バス２側
からデユアルポートメモリ４の制御レジスタ領域
として割り当てられている所定のメモリ領域をア
クセスすることが可能である。

そして、この状態からシステム共通バス２側よ
りメモリブロツク指定レジスタ２１に対して、デ
ユアルポートメモリ４のうちのアクセスしたい
256バイト領域に対応するブロツク番号を指定す
べく、データバスSD4〜０を使用して５ビツトの
メモリブロツクデータを書き込もうとすると、こ
れがレジスタアクセス制御回路２４にも供給され
るので、このレジスタアクセス制御回路２４から
論理値“１”のレジスタライト信号ｍがANDゲ
ート２７に出力される。

このとき、異常状態検出回路３０からのダウン
信号ｎは論理値“１”となつているので、AND
ゲート２７から論理値“１”のレジスタセツト信
号ｏが出力され、これによつて、メモリブロツク
指定レジスタ２１がデータバスSD4〜０のデータ
を格納し、その格納したデータ値を常時アドレス
バツフア２２に出力する。これと同時に、レジス
タセツト信号ｏがラツチ回路２５によつてラツチ
され、これにより入出力制御装置１がダウン状態
時にメモリブロツク指定レジスタ２１に対してデ
ータが格納されたという状態を記憶し、その状態
を表す論理値“１”のレジスタセツトステータス
信号ｐを出力する。このため、ANDゲート２９
からのアドレスバツフア制御信号ｒの出力が禁止
されてアドレスバツフア１４からのアドレス指定
データの出力が停止され、これに代えてANDゲ
ート２８からメモリアドレス制御回路１２からの
アドレスバツフア制御信号ｅに基づくアドレスバ
ツフア制御信号ｑが出力される。

したがつて、アドレスバツフア２２のゲートは
開状態となり、既にメモリブロツク指定レジスタ
２１に格納されているメモリブロツク番号値をメ
モリバスアドレスMA12〜８として、メモリバス
５側に出力する。一方、アドレスバツフア１３は
アドレスバツフア制御信号ｅにより、アドレス
SA7〜１を、MA7〜１としてメモリバス５側に
出力する。

このようにして、システム共通バス２側からメ
モリブロツク指定レジスタ２１に任意に設定した
メモリブロツク番号に対応するデユアルポートメ
モリ４の256バイト領域のアクセスが可能となる。
すなわち、例えば、アドレス設定スイツチ回路１
５に、バイナリ“00000”が設定されているもの
とすると、入出力制御装置１が正常動作状態ある
いは動作不能状態でもメモリブロツク指定レジス
タ２１への書込みが行われていない場合には、シ
ステム共通バス２側からは、ブロツク“０”がア
クセスされる。そして、入出力制御装置１が動作
不能状態時で、メモリブロツク指定レジスタ２１
にバイナリ“00100”のデータが書き込まれたも
のとすると、システム共通バス２側から、ブロツ
ク“４”をアクセスすることができることにな
る。また、メモリブロツク指定レジスタ２１に設
定する値を変更することにより、これに対応し
て、デユアルポートメモリ４のメモリ領域のアク
セス可能なブロツクを変更することができる。そ
の結果、異常状態発生時における障害解析のため
の装置内部情報をデユアルポートメモリから収集
することができる。

また、入出力制御装置１が正常動作状態で、メ
モリブロツク指定レジスタ２１に対して書込み動
作を行つても、異常状態検出回路３０からのダウ
ン信号ｎが論理値“０”であるので、その書込み
は無効となり、デユアルポートメモリ４の通常の
制御レジスタ領域のアクセスに何等影響を与える
ことがない。

なお、上記実施例においては、アドレス設定ス
イツチ回路１５及びメモリブロツク指定レジスタ
２１からの出力を、夫々アドレスバツフア１４及
び２２を制御することにより、メモリバス５側に
送出するように構成した場合について説明した
が、これに限定されるものではなく、アドレス設
定スイツチ回路１５及びメモリブロツク指定レジ
スタ２１の出力信号を共に選択回路の入力側に供
給し、この選択回路をラツチ回路２５からのレジ
スタセツトステータス信号ｐによつて何れかの出
力信号を選択し、その選択信号をメモリアクセス
制御回路１２からのアドレスバツフア制御信号ｅ
が供給される１つのアドレスバツフアに供給する
ようにしてもよい。

また、上記実施例においては、デユアルポート
メモリを使用した装置として入出力制御装置１を
適用した場合について説明したが、これに限定さ
れるものではなく、他のデユアルポートメモリを
有する装置にも本発明を適用し得ること勿論であ
る。

さらに、上記実施例では、プロセツサとしてマ
イクロプロセツサを使用する場合について説明し
たが、これに限定されるものではなく、他のプロ
セツサを適用し得ること勿論である。

〔発明の効果〕

以上説明したように、本発明によれば、システ
ム共通バスに接続されプロセツサを内蔵する装置
内に設けられ且つ当該システム共通バス側及び内
部プロセツサバス側の双方からアクセス可能なデ
ユアルポートメモリにおいて、前記システム共通
バスとのインタフエース部に、前記デユアルポー
トメモリの何れのブロツクを選択してアクセスす
るかをシステム共通バス側から指定可能とするメ
モリブロツク指定回路と、該メモリブロツク指定
回路をデユアルポートメモリが属する装置が異常
状態となつたことを検出したときのみ機能させる
ロツク回路とを設け、通常時には、システム共通
バス側からは、デユアルポートメモリのうちの１
つのブロツク領域のみアクセス可能とし、デユア
ルポートメモリの属する装置が異常状態となつた
ときには、前記メモリブロツク指定回路で指定す
る前記デユアルポートメモリの任意のブロツクに
対して、そのアクセスを可能にするようにしたの
で、デユアルポートメモリの属する装置が動作不
能状態となつたときに、システム共通バス側から
デユアルポートメモリの全領域に対してアクセス
することが可能となり、異常状態が発生した装置
の障害解析のための装置内部情報の収集を容易確
実に行うことができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は従来装置を示すブロツク図である。 図中、１は入出力制御装置、２はシステム共通
バス、３は内部マイクロプロセツサバス、４はデ
ユアルポートメモリ、５はメモリバス、１１，１
６はアドレス比較回路、１２，１７はメモリアク
セス制御回路、１３，１４，１８，２２はアドレ
スバツフア、１５はアドレス設定スイツチ回路、
２１はメモリブロツク指定レジスタ、２３はロツ
ク回路、２４はレジスタアクセス制御回路、２５
はラツチ回路、２６はインバータ、２７，２８，
２９はAND回路、３０は異常状態検出回路であ
る。

Claims (1)

【特許請求の範囲】
1. １ システム共通バスに接続されプロセツサを内
   蔵する装置内に設けられ且つ当該システム共通バ
   ス側及び内部プロセツサバス側の双方からアクセ
   ス可能なデユアルポートメモリにおいて、前記シ
   ステム共通バスとのインタフエース部に、前記デ
   ユアルポートメモリの何れのブロツクを選択して
   アクセスするかをシステム共通バス側から指定可
   能とするメモリブロツク指定回路と、該メモリブ
   ロツク指定回路をデユアルポートメモリが属する
   装置が異常状態となつたことを検出したときのみ
   機能させるロツク回路とを設け、通常時には、シ
   ステム共通バス側からは、デユアルポートメモリ
   のうちの１つのブロツク領域のみアクセス可能と
   し、デユアルポートメモリの属する装置が異常状
   態となつたときには、前記メモリブロツク指定回
   路で指定する前記デユアルポートメモリの任意の
   ブロツクに対して、そのアクセスを可能にするこ
   とを特徴とするデユアルポートメモリアクセス制
   御方式。