JPS5960663A - マイクロ・プロセツサのアドレスの拡張方式 - Google Patents
マイクロ・プロセツサのアドレスの拡張方式Info
- Publication number
- JPS5960663A JPS5960663A JP17202882A JP17202882A JPS5960663A JP S5960663 A JPS5960663 A JP S5960663A JP 17202882 A JP17202882 A JP 17202882A JP 17202882 A JP17202882 A JP 17202882A JP S5960663 A JPS5960663 A JP S5960663A
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- JP
- Japan
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- memory
- address
- read
- program
- area
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本つラ明はマイクロ・プロセッサのアドレスの拡張方式
、さらに詳しく言えば、限られた固有の数のアドレスし
か送出することのできないマイクロ・プロセッサのアド
レスの拡張方式に関する。
、さらに詳しく言えば、限られた固有の数のアドレスし
か送出することのできないマイクロ・プロセッサのアド
レスの拡張方式に関する。
従来技術と問題点
マイクロ・プロセッサとしては、汎用のマイクロ・プロ
セッサ・ユニットとして構成されたＬＳＩを使用するこ
とが多い。しかし、マイクロ・プロセッサ・ユニットの
送出し得るアドレスの数は固有の数を越えることは不可
能である。これは、アドレス消報送出用として例えば１
６本のビンが用意されているマイクロ・プロセッサ・ユ
ニットでは２１６個以上のアドレスを送出できず、上記
のビンの数を増加することも不可能であるからである。
セッサ・ユニットとして構成されたＬＳＩを使用するこ
とが多い。しかし、マイクロ・プロセッサ・ユニットの
送出し得るアドレスの数は固有の数を越えることは不可
能である。これは、アドレス消報送出用として例えば１
６本のビンが用意されているマイクロ・プロセッサ・ユ
ニットでは２１６個以上のアドレスを送出できず、上記
のビンの数を増加することも不可能であるからである。
例えは、情報処理装置の制御装置をマイクロ・プロセッ
サで構成した場合、該制御装置は自己診断を行なうため
の診断プログラムを持つことが多い。しかし、この診断
プログラムは、実際の制御動作を行斤うオペレーション
・プログラムに比してアクセス頻度が著しく少々いのが
普通である。
サで構成した場合、該制御装置は自己診断を行なうため
の診断プログラムを持つことが多い。しかし、この診断
プログラムは、実際の制御動作を行斤うオペレーション
・プログラムに比してアクセス頻度が著しく少々いのが
普通である。
診断プログラムを収容するためには、当然のことナカラ
、オペレーション・プログラムと回様に、マイクロ・プ
ロセッサに対して、固定のアドレスを必すとする。
、オペレーション・プログラムと回様に、マイクロ・プ
ロセッサに対して、固定のアドレスを必すとする。
第１図は従来の技術による上記のプログラム収容方式を
示す図である。図において、Ｍはメモリを示し、その領
域Ａにはオペレーション・プログラムを領域Ｂには診断
プログラムを収容する。Ｒは上記のメモリのダ１に設け
たレジスタである。上ｂ［４メモリのアドレスは、領域
Ａに対してはα〜ｂを領域Ｂに対してはｃ−ｄを、レジ
スタＲに対しては、例えばレジスタが１個であれば１個
のアドレスｅを割付ける。診断プログラムを収容した領
域Ｂ（アドレスｃ−ｄ）に対するアクセス頻度は少くな
いのに、上記のアドレスｔ−ｄは通常動作を行なうオペ
レーション・プログラム哨・のプログラムへのアクセス
用に使用することはできない。
示す図である。図において、Ｍはメモリを示し、その領
域Ａにはオペレーション・プログラムを領域Ｂには診断
プログラムを収容する。Ｒは上記のメモリのダ１に設け
たレジスタである。上ｂ［４メモリのアドレスは、領域
Ａに対してはα〜ｂを領域Ｂに対してはｃ−ｄを、レジ
スタＲに対しては、例えばレジスタが１個であれば１個
のアドレスｅを割付ける。診断プログラムを収容した領
域Ｂ（アドレスｃ−ｄ）に対するアクセス頻度は少くな
いのに、上記のアドレスｔ−ｄは通常動作を行なうオペ
レーション・プログラム哨・のプログラムへのアクセス
用に使用することはできない。
上記のように、従来の技術に従えば、マイクロ・プロセ
ッサ・ユニットを使用する上記のような制御装置におい
ては、マイクロ・プロセッサ・ユニットの送出するアド
レスの数はマイクロ・プロセッサ・ユニットに固有の数
に限定されており、たとえ、アクセス頻度が著しく少な
くても、必要なプログラムであれば該プログラムを収容
するため、所要数のアドレスをさかなければならず、従
って他に有用なプログラムがあっても、該有用なプログ
ラムに対するアドレスが不足し、収容できなくなるよう
な場合があυ、マイクロ・プロセッサを使用した制御装
置ｖの能力を向上でき々いよすな欠点があった。
ッサ・ユニットを使用する上記のような制御装置におい
ては、マイクロ・プロセッサ・ユニットの送出するアド
レスの数はマイクロ・プロセッサ・ユニットに固有の数
に限定されており、たとえ、アクセス頻度が著しく少な
くても、必要なプログラムであれば該プログラムを収容
するため、所要数のアドレスをさかなければならず、従
って他に有用なプログラムがあっても、該有用なプログ
ラムに対するアドレスが不足し、収容できなくなるよう
な場合があυ、マイクロ・プロセッサを使用した制御装
置ｖの能力を向上でき々いよすな欠点があった。
発明の目的
本発明は、従来技術の上記の欠点を除き、限られた固有
の数のアドレスを有するマイクロ・プロセッサの送出す
るアドレスを実質的に拡張し、これによ＃）有用なプロ
グラムを追加収容し、マイクロ・プロセッサを使用する
制御装置の能力を向上することを目的とする。
の数のアドレスを有するマイクロ・プロセッサの送出す
るアドレスを実質的に拡張し、これによ＃）有用なプロ
グラムを追加収容し、マイクロ・プロセッサを使用する
制御装置の能力を向上することを目的とする。
発明の実施例
以下、本発明の実施例を図面について散開する。
第２図は、本発明によるプログラム収容方式を示すもの
であって、Ｍ、、Ｍ２はメモリを示す。第１図領域Ａに
対応する領域Ａ（０）＋Ａ（ｘ） （アドレスα〜α′
α″〜ｂ）には、オペレーション・プログラムＯＰが収
容される。なお、領域Ａ（０）に与えられたアドレスａ
〜α′と同じアドレスが他のメモリＭ２の領域Ｂに重複
して割当てられ、このメモリＭ２の領域Ｂに診断プログ
ラムρＰが収容される。領域Ｃ（アドレスｃ−ｃ’）に
は診断プログラム受付は用のプログラム（ＤＰＲＰ ）
が収容される。この診断プログラム受付は用のプログラ
ム（ＤＰＲＰ ）は、受付けと結果の通知を行なうだめ
のプログラムで、果たすべき機能は１ｍ単であるので、
容量は非常に小さく、領域Ｃは小さくてよい。このよう
にアドレスを割付けると、アドレスＣ″〜ｄによシアク
セスされる空いた領域りが生じ、ここに有用な他のプロ
グラム等を追加収容することができる。
であって、Ｍ、、Ｍ２はメモリを示す。第１図領域Ａに
対応する領域Ａ（０）＋Ａ（ｘ） （アドレスα〜α′
α″〜ｂ）には、オペレーション・プログラムＯＰが収
容される。なお、領域Ａ（０）に与えられたアドレスａ
〜α′と同じアドレスが他のメモリＭ２の領域Ｂに重複
して割当てられ、このメモリＭ２の領域Ｂに診断プログ
ラムρＰが収容される。領域Ｃ（アドレスｃ−ｃ’）に
は診断プログラム受付は用のプログラム（ＤＰＲＰ ）
が収容される。この診断プログラム受付は用のプログラ
ム（ＤＰＲＰ ）は、受付けと結果の通知を行なうだめ
のプログラムで、果たすべき機能は１ｍ単であるので、
容量は非常に小さく、領域Ｃは小さくてよい。このよう
にアドレスを割付けると、アドレスＣ″〜ｄによシアク
セスされる空いた領域りが生じ、ここに有用な他のプロ
グラム等を追加収容することができる。
上記メモＩＪ Ｍｌ 、 Ｍ２の外に設けたレジスタＲ
に対しては、第１図と同様に１つのアドレスｅを付与し
７ておく。
に対しては、第１図と同様に１つのアドレスｅを付与し
７ておく。
フ′ログラムを上ｉ己のようじ（マイクロ・プロセッサ
・ユニットＭＰＵに収容したので、アドレスα〜α′を
選択すれば、領域Ａ（０）とＢとの両方が同時にアクセ
スされることとなり不都合である。この不都合を避ける
ため、このマイクロ・プロセッサ・ユニッ） ＭＰＵを
使用した制御装置は第６Ｍに示す接続構成を有する。
・ユニットＭＰＵに収容したので、アドレスα〜α′を
選択すれば、領域Ａ（０）とＢとの両方が同時にアクセ
スされることとなり不都合である。この不都合を避ける
ため、このマイクロ・プロセッサ・ユニッ） ＭＰＵを
使用した制御装置は第６Ｍに示す接続構成を有する。
第６図において、ＭＰＵはマイクロ・プロセッサー ユ
＝ ット、Ｒはレジスタ、ＲＯＭ６ 、 ＲＯＭ１．
ＲＯ）１２はリード・オンリ・メモリ、ＡＢはアドレス
・バス、ＤＢはデータ・バスである。第２図の領域Ａ（
０）はリード・オンリ・メモリＲＯＭＩ に、同じく
領域、（（１）、（？およびＤはリード・オンリ・メモ
リＲＯＭ０に、同じく領域Ｂはリード・オンリ・メモリ
ＲＯＭ。
＝ ット、Ｒはレジスタ、ＲＯＭ６ 、 ＲＯＭ１．
ＲＯ）１２はリード・オンリ・メモリ、ＡＢはアドレス
・バス、ＤＢはデータ・バスである。第２図の領域Ａ（
０）はリード・オンリ・メモリＲＯＭＩ に、同じく
領域、（（１）、（？およびＤはリード・オンリ・メモ
リＲＯＭ０に、同じく領域Ｂはリード・オンリ・メモリ
ＲＯＭ。
とは異なるメモリ装置であるリード・オンリ・メモリＲ
ＯＭ、にそれぞれ収容されている。
ＯＭ、にそれぞれ収容されている。
マイクロ・プロセッサ・ユニットＭＰＵがアドレスα″
〜、！＋ 、 Ｃ−ＣＺ Ｃ＃〜ｄをアドレス・バスＡ
Ｅに送出すると、送出されたアドレスに対応する領域、
（（１） ＋ＣおよびＤを収容しているリード・オンリ
・メモリＲＯＭｏ の該当アドレスからデータがデータ
・バスＤＢに読出される。
〜、！＋ 、 Ｃ−ＣＺ Ｃ＃〜ｄをアドレス・バスＡ
Ｅに送出すると、送出されたアドレスに対応する領域、
（（１） ＋ＣおよびＤを収容しているリード・オンリ
・メモリＲＯＭｏ の該当アドレスからデータがデータ
・バスＤＢに読出される。
マイクロ・プロセッサ・ユニットＭＰＵ カ領域Ａ（０
）対応のリード・オンリ・メモリＲＯＭ、 Ｉ）るいは
領域Ｂ対応の異なるリード・オンリ・メモリＲｏｈｒ２
の伺れか一方を指定し、指定されたメモリ装置６°（Ｒ
ｏｎ、あるいはＲＯＭ２）から重複したアドレスα〜α
′の内容を読み取る場合はマイクロ・プロセッサ・、：
Ｌ ＝ ットＭｐｒｔ ハ、ｉ ｆ 、アドレス・バス
ＡＢにレジスタＲを選択するアドレスｅを送出し、また
データ・バスＤＢにリード・オンリ・メモリＲＯＭＩあ
るいはＲＯＭｚ を指定する情報を送出し、この情報を
レジスタＲに格納する。レジスタＲは各セルがフリップ
フロップで構成され、アドレス・バスＡＢ上のレジスタ
Ｒを指定するアドレス情報が存在するとき、データ・バ
スＤＢ上のデータに仮って各セルがセットされるものと
する。例えばリード・オンリ・メモリＲＯＡ（１を動作
するように指定するときは、レジスタＲの特定の１立置
のビット（制御ビットＣＢ）が“０＃と々るように、ま
たリード・オンリ・メモリＲＯＭｘ を動作するよう
に指定するときは同じく“１”となるように、上記のデ
ータを選定する。この場合、制御ピッ） ＣＢは、メモ
リ装置ＲＯＭ１ 、 ＲＯＭ２の何れか１個のみを動作
させるための指定情報である。
）対応のリード・オンリ・メモリＲＯＭ、 Ｉ）るいは
領域Ｂ対応の異なるリード・オンリ・メモリＲｏｈｒ２
の伺れか一方を指定し、指定されたメモリ装置６°（Ｒ
ｏｎ、あるいはＲＯＭ２）から重複したアドレスα〜α
′の内容を読み取る場合はマイクロ・プロセッサ・、：
Ｌ ＝ ットＭｐｒｔ ハ、ｉ ｆ 、アドレス・バス
ＡＢにレジスタＲを選択するアドレスｅを送出し、また
データ・バスＤＢにリード・オンリ・メモリＲＯＭＩあ
るいはＲＯＭｚ を指定する情報を送出し、この情報を
レジスタＲに格納する。レジスタＲは各セルがフリップ
フロップで構成され、アドレス・バスＡＢ上のレジスタ
Ｒを指定するアドレス情報が存在するとき、データ・バ
スＤＢ上のデータに仮って各セルがセットされるものと
する。例えばリード・オンリ・メモリＲＯＡ（１を動作
するように指定するときは、レジスタＲの特定の１立置
のビット（制御ビットＣＢ）が“０＃と々るように、ま
たリード・オンリ・メモリＲＯＭｘ を動作するよう
に指定するときは同じく“１”となるように、上記のデ
ータを選定する。この場合、制御ピッ） ＣＢは、メモ
リ装置ＲＯＭ１ 、 ＲＯＭ２の何れか１個のみを動作
させるための指定情報である。
、レジスタＲの上記の特定の位置の制御ビットＣＢの情
報は、レジスタＲの該位置からリード・オンリ・メモリ
ＲＯＭ、とＲ０Ｍ２との両方に伝達され、該制御ビット
ＣＢが０”の場合はリード・オンリ・メモリＲＯＭ１
を動作可能、リード・オンリ・メモリＲＯＭ２ を
動作不能とし、また、該制御ビットＣＢが１″の場合は
、上記とは逆に、リード・オンリ・メモリＲＯＭＩ
を動作不能、リード・オンリ・メモリＲ０Ｍ２ を動
作可能とする。
報は、レジスタＲの該位置からリード・オンリ・メモリ
ＲＯＭ、とＲ０Ｍ２との両方に伝達され、該制御ビット
ＣＢが０”の場合はリード・オンリ・メモリＲＯＭ１
を動作可能、リード・オンリ・メモリＲＯＭ２ を
動作不能とし、また、該制御ビットＣＢが１″の場合は
、上記とは逆に、リード・オンリ・メモリＲＯＭＩ
を動作不能、リード・オンリ・メモリＲ０Ｍ２ を動
作可能とする。
いま、例えば、上記制御ピッ） ＣＢとして０”を設定
し、リード・オンリ・メモリＲＯＭｔ を動作可能、リ
ード・オンリ・メモリＲＯＭ、を動作不能の状態に指定
しておいて、マイクロ・プロセッサ・ユニツ） Ａ（Ｐ
Ｕが重複したアドレスａ〜α′を選択してこれをアドレ
ス・バスＡＢに送出すると、リード・オンリ・メモＩＪ
ＲＯｋｆ２ は動作不能であるから動作可能のリード
・オンリ・メモリＲＯＭ１ のみ動作し、上記アドレス
を受けてこのアドレスからその内容をデータ・バスＤＢ
に読み出す。
し、リード・オンリ・メモリＲＯＭｔ を動作可能、リ
ード・オンリ・メモリＲＯＭ、を動作不能の状態に指定
しておいて、マイクロ・プロセッサ・ユニツ） Ａ（Ｐ
Ｕが重複したアドレスａ〜α′を選択してこれをアドレ
ス・バスＡＢに送出すると、リード・オンリ・メモＩＪ
ＲＯｋｆ２ は動作不能であるから動作可能のリード
・オンリ・メモリＲＯＭ１ のみ動作し、上記アドレス
を受けてこのアドレスからその内容をデータ・バスＤＢ
に読み出す。
上記において、制御ピッ） ＣＢを０″の代シに” １
”に設定すれば、上記と逆にリード・オンリ・メモリ
ＲＯＭ、が動作不能、リード・オンリ・メモＩＪ ＲＯ
ＡＩ２ が動作可能と指定されるので、上記重複したア
ドレスα〜α′に基いてリード・オンリ・メモリＲＯＡ
ｆｚ からデータが絖み出される。
”に設定すれば、上記と逆にリード・オンリ・メモリ
ＲＯＭ、が動作不能、リード・オンリ・メモＩＪ ＲＯ
ＡＩ２ が動作可能と指定されるので、上記重複したア
ドレスα〜α′に基いてリード・オンリ・メモリＲＯＡ
ｆｚ からデータが絖み出される。
第６図に示すようなマイクロ・プロセッサ・ユニットを
用いて・前底した制御装置を２重化した情報処理システ
ムにおいて、そのリード・オンリ・メモリＲＯＭ（、、
Ｒ４Ｎ＋ 、 ＲＯＡｆ２ は第２図に示す領域Ａ（
１１，（’およびＤ１同じく領域Ａ（０）および領域Ｂ
に対応しており、それぞれの領域にプログラムが収容さ
れているものとする。
用いて・前底した制御装置を２重化した情報処理システ
ムにおいて、そのリード・オンリ・メモリＲＯＭ（、、
Ｒ４Ｎ＋ 、 ＲＯＡｆ２ は第２図に示す領域Ａ（
１１，（’およびＤ１同じく領域Ａ（０）および領域Ｂ
に対応しており、それぞれの領域にプログラムが収容さ
れているものとする。
そして通常の動作は、第２図の領域Ａ （０）、 Ａ
（１）場合によっては領域りに収容されているプログラ
ン・（オペレーション・プログラム）によって行なわれ
る。領域Ａ （０）と重複した（同一の）アドレスで指
定される領域Ｂには、診断プログラムＤＰが収容されて
いる。この情報処理システムは少くとも制御装置が２重
化されているので、一方の系が現用ならば他方の系は予
備として待機している。
（１）場合によっては領域りに収容されているプログラ
ン・（オペレーション・プログラム）によって行なわれ
る。領域Ａ （０）と重複した（同一の）アドレスで指
定される領域Ｂには、診断プログラムＤＰが収容されて
いる。この情報処理システムは少くとも制御装置が２重
化されているので、一方の系が現用ならば他方の系は予
備として待機している。
いま、例えば現用の系が、診断を必要とするようになる
と、２重化されている他の系が現用として通常の動作を
行ない、診断を必要とする系はシステムから切り放され
、診断プログラムを起動して診断を行なう。
と、２重化されている他の系が現用として通常の動作を
行ない、診断を必要とする系はシステムから切り放され
、診断プログラムを起動して診断を行なう。
診断を行なうには、システムから切り放された系の制御
装置は、領域Ｃに収容されている診断プログラム受付は
用プログラムＤＰＲＰを起動する。
装置は、領域Ｃに収容されている診断プログラム受付は
用プログラムＤＰＲＰを起動する。
このプログラムＤＰＲＰはまずレジスタＲの制御ビット
の正常性をチェックし、それから診断プログラムｎｐの
収容されている領域Ｂ対応のリード・オンリ・メモリＲ
ＯＭ２ を動作可能とするようレジスタＲの制御ビッ
トを”１″に設定する。その後、マイクロ・プロセッサ
・ユニットＪｆＰＵがまずアドレス・バスＡＥにアドレ
スαを送出してメモリをアドレスαからランすると、リ
ード・オンリ・メモＩＪ ＲｏＡｒ２ に収容された
診断プログラムＤＰが起動され、自己診断が行なわれる
。この際、上記のようにリード・オンリ・メモリＲＯＭ
、は動作不能状態とされているため起動されず、ここに
収容されているオペレーション・プログラムＯＰバラン
しない。
の正常性をチェックし、それから診断プログラムｎｐの
収容されている領域Ｂ対応のリード・オンリ・メモリＲ
ＯＭ２ を動作可能とするようレジスタＲの制御ビッ
トを”１″に設定する。その後、マイクロ・プロセッサ
・ユニットＪｆＰＵがまずアドレス・バスＡＥにアドレ
スαを送出してメモリをアドレスαからランすると、リ
ード・オンリ・メモＩＪ ＲｏＡｒ２ に収容された
診断プログラムＤＰが起動され、自己診断が行なわれる
。この際、上記のようにリード・オンリ・メモリＲＯＭ
、は動作不能状態とされているため起動されず、ここに
収容されているオペレーション・プログラムＯＰバラン
しない。
診断終了後、診断プログラムＤＰにより、その診断結果
を、リード・オンリ・メモリＲＯＭｏ と同様に設け
た図示しないランク“ム・アクセス・メモリ上にセーブ
し、領域Ｃに収容されている診断プログラム受付は用プ
ログラムＤＰＲＰに戻る。
を、リード・オンリ・メモリＲＯＭｏ と同様に設け
た図示しないランク“ム・アクセス・メモリ上にセーブ
し、領域Ｃに収容されている診断プログラム受付は用プ
ログラムＤＰＲＰに戻る。
餞プログラムＤＰＲＰによりレジスタＲのｔｌｉｌｌ
？１ｌ＝ｌｌビットは０”に戻され、通常の動作を実行
する状態に戻る。
？１ｌ＝ｌｌビットは０”に戻され、通常の動作を実行
する状態に戻る。
第４図は上記の動作、すなわち、一方の系が現用嵌、と
して通常の動作を行なっているとき、診断を必要とする
ようになった除、自己診断を行なって、再度通常のｍ１
１作に復帰する賜金のす９１作のフローを示す図である
。
して通常の動作を行なっているとき、診断を必要とする
ようになった除、自己診断を行なって、再度通常のｍ１
１作に復帰する賜金のす９１作のフローを示す図である
。
上記の実施例では、マイクロ・プロセッサ・ユニットを
用いて構成した制御装置を２重化したため、自己診断を
行なう系は、システムから切シ放され、また通常の動作
は他の糸の制御装置が行なうので、通常の動作を行なう
必要はなく、診断プログラムＤＰのみがランする。促っ
て、重複したアドレスα〜α′をアクセスしたとき、リ
ード・オンリ・メモリＲＯＭ、 あるいはＲＯＭ２の
どちらをアクセスさせるかを意識するのは、レジスタＲ
の制御ビットのみである。
用いて構成した制御装置を２重化したため、自己診断を
行なう系は、システムから切シ放され、また通常の動作
は他の糸の制御装置が行なうので、通常の動作を行なう
必要はなく、診断プログラムＤＰのみがランする。促っ
て、重複したアドレスα〜α′をアクセスしたとき、リ
ード・オンリ・メモリＲＯＭ、 あるいはＲＯＭ２の
どちらをアクセスさせるかを意識するのは、レジスタＲ
の制御ビットのみである。
以上、本発明の一実施例について睦、明したが、本発明
は上記実施例に限定されるものではなく、その技術的範
囲内で種々の変形が可能である。
は上記実施例に限定されるものではなく、その技術的範
囲内で種々の変形が可能である。
発明の効果
本発明は上記のように構成されているので、限られた固
有の数のアドレスしか付与することのできない公知のマ
イクロ・プロセッサ・ユニットヲ用いて構成した情報処
理装置用の制御装置において、一部のアドレスを重複し
て使用することを可能トシてマイクロ・プロセッサ・ユ
ニットのアドレスの拡張をなし得る効果がある。そして
、拡張されたアドレスに対して有用なプログラム、テー
ク等を追加収容することにより、上記の情報処理装置ｕ
用の制御装置の能力を向上し得る効果がある。
有の数のアドレスしか付与することのできない公知のマ
イクロ・プロセッサ・ユニットヲ用いて構成した情報処
理装置用の制御装置において、一部のアドレスを重複し
て使用することを可能トシてマイクロ・プロセッサ・ユ
ニットのアドレスの拡張をなし得る効果がある。そして
、拡張されたアドレスに対して有用なプログラム、テー
ク等を追加収容することにより、上記の情報処理装置ｕ
用の制御装置の能力を向上し得る効果がある。
第１図は従来の技術によるプログラムの収容方式を示す
図、第２図は本発明によるプログラムの収容方式を示す
図、第６図は、情報処理装置用の本発明による制御装置
の一例の接続構成を示すブロック図、第４図は本発明の
一実施例における動作フロー図である。 ＡＩＰＵ・・・マイクロ・プロセッサ・ユニット、Ｒ・
・・レジスタ、ＲＯＭｏＨＲＯＭ１ 、 ＲＯＭ２ ・
＝リード・オンリ・メモリ、ＡＢ・・・アドレス・ノく
ス、ＤＢ・・・テーク・ノく ス 特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外６名）３３ 第 １ 図 第 ２ 口
筒 ３ 図 第 ４ 図
図、第２図は本発明によるプログラムの収容方式を示す
図、第６図は、情報処理装置用の本発明による制御装置
の一例の接続構成を示すブロック図、第４図は本発明の
一実施例における動作フロー図である。 ＡＩＰＵ・・・マイクロ・プロセッサ・ユニット、Ｒ・
・・レジスタ、ＲＯＭｏＨＲＯＭ１ 、 ＲＯＭ２ ・
＝リード・オンリ・メモリ、ＡＢ・・・アドレス・ノく
ス、ＤＢ・・・テーク・ノく ス 特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外６名）３３ 第 １ 図 第 ２ 口
筒 ３ 図 第 ４ 図
Claims (1)
- 限られた１ｍｌ有の数のアドレスしか送出することので
きないマイクロ・プロセッサと、該アドレスの一部を重
代して付与した異なるメモリ装置と、上記メモリ装置の
何れか１個のみを動作させるだめの指定情報を設定する
レジスタとを具備し、上記レジスタに動作させるメモリ
装置を指定する情報を予じめ設定し、上記重複したアド
レスが上記マイクロ・プロセッサにより送出されたとき
、上記レジスタに設定された指定情報によって指定され
た１個のメモリ装置のみが動作することを特徴トスルマ
イクロ・プロセッサのアドレスの拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202882A JPS5960663A (ja) | 1982-09-30 | 1982-09-30 | マイクロ・プロセツサのアドレスの拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202882A JPS5960663A (ja) | 1982-09-30 | 1982-09-30 | マイクロ・プロセツサのアドレスの拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960663A true JPS5960663A (ja) | 1984-04-06 |
Family
ID=15934181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17202882A Pending JPS5960663A (ja) | 1982-09-30 | 1982-09-30 | マイクロ・プロセツサのアドレスの拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960663A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969050A (ja) * | 1972-11-07 | 1974-07-04 | ||
| JPS5591030A (en) * | 1978-12-29 | 1980-07-10 | Fujitsu Ltd | Address extending system of microprocessor |
| JPS55105760A (en) * | 1979-02-07 | 1980-08-13 | Matsushita Electric Ind Co Ltd | Memory control unit |
-
1982
- 1982-09-30 JP JP17202882A patent/JPS5960663A/ja active Pending
Patent Citations (3)
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