JPH03196565A - 入出力保護装置 - Google Patents
入出力保護装置Info
- Publication number
- JPH03196565A JPH03196565A JP1334785A JP33478589A JPH03196565A JP H03196565 A JPH03196565 A JP H03196565A JP 1334785 A JP1334785 A JP 1334785A JP 33478589 A JP33478589 A JP 33478589A JP H03196565 A JPH03196565 A JP H03196565A
- Authority
- JP
- Japan
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- conductivity type
- high concentration
- concentration impurity
- type high
- impurity region
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体集積回路に用いられる入出力保護装置に
関するもので、特に相補型電界効果型集積回路に使用さ
れるものである。
関するもので、特に相補型電界効果型集積回路に使用さ
れるものである。
（従来の技術）
従来、相補型電界効果型集積回路（以下ｒｃＭＯ３Ｉ
ＣＪと略記する。）に用いられる入出力保護装置には、
第３図及び第４図に示すようなダイオード型のものと、
第５図及び第６図に示すようなＭＯＳ型のものとが知ら
れている。
ＣＪと略記する。）に用いられる入出力保護装置には、
第３図及び第４図に示すようなダイオード型のものと、
第５図及び第６図に示すようなＭＯＳ型のものとが知ら
れている。
第３図及び第４図はダイオード型入出力保護装置を示す
ものである。以下、同図を参照しながらダイオード型入
出力保護装置の動作について説明する。
ものである。以下、同図を参照しながらダイオード型入
出力保護装置の動作について説明する。
パッドｌｌａから高電位のサージが入力した場合、Ｐチ
ャネル側では、ダイオードＤ、に順方向電圧が印加され
、Ｎウェル１６の寄生抵抗Ｒ１を介してＮ ５．。、１
２へ向って順方向電流ＩＩｓが流れる。
ャネル側では、ダイオードＤ、に順方向電圧が印加され
、Ｎウェル１６の寄生抵抗Ｒ１を介してＮ ５．。、１
２へ向って順方向電流ＩＩｓが流れる。
この電流１３．は、寄生のバイポーラＰＮＰ ）ランジ
スタＴｒｉのエミッタ・ベース電流となる。これに伴い
、トランジスタＴｒｌがオン状態となり、そのコレクタ
側である基板１３へ向って（Ｐ型基板１３の寄生抵抗Ｒ
２を介してＰ“−、ｂ１４へ向って）電流Ｉ２が流れる
。また、Ｎチャネル側では、ダイオードＤ２に逆方向電
圧が印加され、基板■３へ向って（Ｐ型基板Ｉ３の寄生
抵抗Ｒ１を介してＰ”−、、，１５へ向って）逆方向電
流Ｉ９．が流れる。
スタＴｒｉのエミッタ・ベース電流となる。これに伴い
、トランジスタＴｒｌがオン状態となり、そのコレクタ
側である基板１３へ向って（Ｐ型基板１３の寄生抵抗Ｒ
２を介してＰ“−、ｂ１４へ向って）電流Ｉ２が流れる
。また、Ｎチャネル側では、ダイオードＤ２に逆方向電
圧が印加され、基板■３へ向って（Ｐ型基板Ｉ３の寄生
抵抗Ｒ１を介してＰ”−、、，１５へ向って）逆方向電
流Ｉ９．が流れる。
これにより、高電位のサージを逃がすようにしている。
また、パッドｌｌａから低電位のサージが入力した場合
、Ｐチャネル側では、ダイオードＤ１に逆方向電圧が印
加され、Ｎウェル１６からＰ＋拡散１７へ向って逆方向
電流１１ｂが流れる。また、Ｎチャネル側では、ダイオ
ードＤ２に順方向電圧が印加され、抵抗Ｒ５を介してＮ
゛拡散１８へ向って順方向電流Ｉ ３ｂが流れる。この
電流１３ｂは、寄生のバイポーラＮＰＮ ）ランジスタ
Ｔｒ２のベース・エミッタ電流となる。これに伴い、ト
ランジスタＴｒ２がオン状態となり、そのコレクタ側で
あるＮウェル１９から基板Ｉ３へ向って（Ｎウェル１９
の寄生抵抗Ｒ４とＰ型基板１３の寄生抵抗Ｒ７を介して
Ｎ＋拡散１８へ向って）電流■４が流れる。これにより
、低電位のサージを逃がすようにしている。
、Ｐチャネル側では、ダイオードＤ１に逆方向電圧が印
加され、Ｎウェル１６からＰ＋拡散１７へ向って逆方向
電流１１ｂが流れる。また、Ｎチャネル側では、ダイオ
ードＤ２に順方向電圧が印加され、抵抗Ｒ５を介してＮ
゛拡散１８へ向って順方向電流Ｉ ３ｂが流れる。この
電流１３ｂは、寄生のバイポーラＮＰＮ ）ランジスタ
Ｔｒ２のベース・エミッタ電流となる。これに伴い、ト
ランジスタＴｒ２がオン状態となり、そのコレクタ側で
あるＮウェル１９から基板Ｉ３へ向って（Ｎウェル１９
の寄生抵抗Ｒ４とＰ型基板１３の寄生抵抗Ｒ７を介して
Ｎ＋拡散１８へ向って）電流■４が流れる。これにより
、低電位のサージを逃がすようにしている。
第５図及び第６図はＭＯＳ型入出力保護装置を示すもの
である。以下、同図を参照しながらＭＯＳ型入出力保護
装置の動作について説明する。
である。以下、同図を参照しながらＭＯＳ型入出力保護
装置の動作について説明する。
パッド２１ａから高電位のサージが入力した場合、Ｐチ
ャネル側では、寄生ダイオードＤ、に順方向電圧が印加
され、Ｎウェル２４の寄生抵抗Ｒ１を介してＮ”−、、
，２５へ向って順方向電流！６．が流れる。この電流１
６ｍは、寄生のバイポーラＰＮＰトランジスタＴｒ３．
Ｔｒ４のエミッタ・ベース電流となる。これに伴い、ト
ランジスタＴｒ３゜Ｔｒ、４がオン状態となり、トラン
ジスタＴｒ３のコレクタ側である電源ＶＤＤ側のＰ１拡
散２３へ、又トランジスタＴｒ４のコレクタ側である基
板２６（Ｐ型基板２６の寄生抵抗Ｒ６を介してＰ ”
−、、ｂ２７）へ向ってそれぞれ電流１７．Ｉ、が流れ
る。また、Ｎチャネル側では、寄生ダイオードＤ４に逆
方向電圧が印加され、Ｎ＋拡散３０からＰ型基板２Ｂの
寄生抵抗Ｒ７を介してＰ ”−、、ｂ２ｇへ逆方向電流
１．ａが流れる。これにより、ＭＯ３Ｉ−ランジスタＭ
２近傍の基板２６の電位が高くなり、基板２６から接地
ＶＳＳ側のＮ゛拡散２９へ順方向電流１１０が流れる。
ャネル側では、寄生ダイオードＤ、に順方向電圧が印加
され、Ｎウェル２４の寄生抵抗Ｒ１を介してＮ”−、、
，２５へ向って順方向電流！６．が流れる。この電流１
６ｍは、寄生のバイポーラＰＮＰトランジスタＴｒ３．
Ｔｒ４のエミッタ・ベース電流となる。これに伴い、ト
ランジスタＴｒ３゜Ｔｒ、４がオン状態となり、トラン
ジスタＴｒ３のコレクタ側である電源ＶＤＤ側のＰ１拡
散２３へ、又トランジスタＴｒ４のコレクタ側である基
板２６（Ｐ型基板２６の寄生抵抗Ｒ６を介してＰ ”
−、、ｂ２７）へ向ってそれぞれ電流１７．Ｉ、が流れ
る。また、Ｎチャネル側では、寄生ダイオードＤ４に逆
方向電圧が印加され、Ｎ＋拡散３０からＰ型基板２Ｂの
寄生抵抗Ｒ７を介してＰ ”−、、ｂ２ｇへ逆方向電流
１．ａが流れる。これにより、ＭＯ３Ｉ−ランジスタＭ
２近傍の基板２６の電位が高くなり、基板２６から接地
ＶＳＳ側のＮ゛拡散２９へ順方向電流１１０が流れる。
この電流Ｉ、。は、寄生のバイポーラＮＰＮ ）ランジ
スタＴｒ５のベース・エミッタ（図中コレクタ）電流と
なる。これに伴い、トランジスタＴｒ５がオン状態とな
り、トランジスタＴｒ５のコレクタ（図中エミッタ）側
であるパッド２１ａ側のＮ＋拡散３０から接地ｖ５．に
つながるＮ＋拡散２９へ電流ＩＩＩが流れる。これによ
り、高電位のサージを逃がすようにしている。
スタＴｒ５のベース・エミッタ（図中コレクタ）電流と
なる。これに伴い、トランジスタＴｒ５がオン状態とな
り、トランジスタＴｒ５のコレクタ（図中エミッタ）側
であるパッド２１ａ側のＮ＋拡散３０から接地ｖ５．に
つながるＮ＋拡散２９へ電流ＩＩＩが流れる。これによ
り、高電位のサージを逃がすようにしている。
また、パッド２１ａから低電位のサージが入力した場合
、Ｐチャネル側では、寄生ダイオードＤ、に逆方向電圧
が印加され、Ｎウェル２４から（Ｎ”−、、，２５から
Ｎウェル２４の寄生抵抗Ｒ６を介して）パッド２１ａ側
のＰ゛拡散２２へ逆方向電流１（、が流れる。これによ
り、ＭＯ３Ｉ−ランジスタＭ、近傍のＮウェル２４の電
位が低くなり、電源Ｖｐｐ側のＰ゛拡散２３からＮウェ
ル２４へ順方向電流１１２が流れる。この電流１１２は
、寄生のバイポーラＰＮＰ ）ランジスタＴｒ３のエミ
ッタ（図中コレクタ）・ベース電流となる。これに伴い
、トランジスタＴｒ３がオン状態となり、電源ｖＤＤに
つながるＰ＋拡散２３からトランジスタＴｒ３のコレク
タ（図中エミッタ）側であるパッド２１ａ側のＰ＋拡散
２２へ電流１．３が流れる。また、Ｎチャネル側では、
寄生ダイオードＤ４に順方向電圧が印加され、基板２６
から抵抗Ｒ７を介してＮ＋拡散３０へ向って順方向電流
１９％が流れる。この電流１９ｂは、寄生のバイポーラ
ＮＰＮ トランジスタＴｒ５゜Ｔｒ６のベース・エミッ
タ電流となる。これに伴い、トランジスタＴｒ５．Ｔｒ
５がオン状態となり、トランジスタＴｒ５のコレクタ側
である接地ＶＳＳ側のＮ＋拡散２９からパッド２１ａ側
のＮ＋拡散３０へ、又トランジスタＴｒ６のコレクタ側
であるＮウェル３１から（Ｎ’ −、、，３２からＰ型
基板２６の寄生抵抗Ｒ１ｏとＮウェル３１の寄生抵抗Ｒ
８を介して）パッド２１側のＮ＋拡散３０へそれぞれ電
流■１．。
、Ｐチャネル側では、寄生ダイオードＤ、に逆方向電圧
が印加され、Ｎウェル２４から（Ｎ”−、、，２５から
Ｎウェル２４の寄生抵抗Ｒ６を介して）パッド２１ａ側
のＰ゛拡散２２へ逆方向電流１（、が流れる。これによ
り、ＭＯ３Ｉ−ランジスタＭ、近傍のＮウェル２４の電
位が低くなり、電源Ｖｐｐ側のＰ゛拡散２３からＮウェ
ル２４へ順方向電流１１２が流れる。この電流１１２は
、寄生のバイポーラＰＮＰ ）ランジスタＴｒ３のエミ
ッタ（図中コレクタ）・ベース電流となる。これに伴い
、トランジスタＴｒ３がオン状態となり、電源ｖＤＤに
つながるＰ＋拡散２３からトランジスタＴｒ３のコレク
タ（図中エミッタ）側であるパッド２１ａ側のＰ＋拡散
２２へ電流１．３が流れる。また、Ｎチャネル側では、
寄生ダイオードＤ４に順方向電圧が印加され、基板２６
から抵抗Ｒ７を介してＮ＋拡散３０へ向って順方向電流
１９％が流れる。この電流１９ｂは、寄生のバイポーラ
ＮＰＮ トランジスタＴｒ５゜Ｔｒ６のベース・エミッ
タ電流となる。これに伴い、トランジスタＴｒ５．Ｔｒ
５がオン状態となり、トランジスタＴｒ５のコレクタ側
である接地ＶＳＳ側のＮ＋拡散２９からパッド２１ａ側
のＮ＋拡散３０へ、又トランジスタＴｒ６のコレクタ側
であるＮウェル３１から（Ｎ’ −、、，３２からＰ型
基板２６の寄生抵抗Ｒ１ｏとＮウェル３１の寄生抵抗Ｒ
８を介して）パッド２１側のＮ＋拡散３０へそれぞれ電
流■１．。
！＋６が流れる。これにより、低電位のサージを逃がす
ようにしている。
ようにしている。
しかしながら、第３図及び第４図に示すダイオード型入
力保護装置では、パッドｌｌａからサージが人力した場
合、寄生のトランジスタＴｒｌ及びＴｒ２の動作によっ
て、集積回路内部へ電流Ｉ２．Ｉ４が流れる。このため
、集積回路内部では、この電流により、基板、ウェル等
の電位が浮いてしまい、ラッチアップを引き起こす要因
となっている。
力保護装置では、パッドｌｌａからサージが人力した場
合、寄生のトランジスタＴｒｌ及びＴｒ２の動作によっ
て、集積回路内部へ電流Ｉ２．Ｉ４が流れる。このため
、集積回路内部では、この電流により、基板、ウェル等
の電位が浮いてしまい、ラッチアップを引き起こす要因
となっている。
また、第５図及び第６図に示すＭＯＳ型入出力保護装置
では、寄生ダイオードＤ９、Ｄ４に加えて、寄生トラン
ジスタＴ ｒ ３ 、Ｔ ｒ ５によっても電位を逃し
ている。このため、寄生トランジスタＴｒ４、Ｔｒ６の
動作によって集積回路内部へ流れる電流Ｉｇ、１１６が
ダイオード型入出力保護装置に比べて少なくなり、ラッ
チアップを引く起こす可能性は低くなる。ところが、寄
生ダイオードＤ、からＮ”−、、，２５、及び寄生ダイ
オードＤ４からＰ” 、、、２ｇまでの距離がそれぞ
れ長くなり、抵抗Ｒ５及びＲ７は、ダイオード型入力保
護装置の抵抗Ｒ，及びＲｉ（第３図及び第４図参照）に
比べて抵抗値が高くなる。これにより、抵抗Ｒ５及びＲ
７は熱を発生し、この熱の影響を受けてダイオードＤ、
、Ｄ４のＰＮ接合部の熱破壊が生じることがある。ま
た、パッド２１ａからサージが入力した場合には、ＭＯ
ＳトランジスタＭ、 、Ｍ２のゲートとＰ＋拡散２３、
Ｎ＋拡散３０との間に大きな電位差が生じ、この大きな
電位差によってゲート部分の薄いゲート酸化膜が破壊す
るという欠点がある。
では、寄生ダイオードＤ９、Ｄ４に加えて、寄生トラン
ジスタＴ ｒ ３ 、Ｔ ｒ ５によっても電位を逃し
ている。このため、寄生トランジスタＴｒ４、Ｔｒ６の
動作によって集積回路内部へ流れる電流Ｉｇ、１１６が
ダイオード型入出力保護装置に比べて少なくなり、ラッ
チアップを引く起こす可能性は低くなる。ところが、寄
生ダイオードＤ、からＮ”−、、，２５、及び寄生ダイ
オードＤ４からＰ” 、、、２ｇまでの距離がそれぞ
れ長くなり、抵抗Ｒ５及びＲ７は、ダイオード型入力保
護装置の抵抗Ｒ，及びＲｉ（第３図及び第４図参照）に
比べて抵抗値が高くなる。これにより、抵抗Ｒ５及びＲ
７は熱を発生し、この熱の影響を受けてダイオードＤ、
、Ｄ４のＰＮ接合部の熱破壊が生じることがある。ま
た、パッド２１ａからサージが入力した場合には、ＭＯ
ＳトランジスタＭ、 、Ｍ２のゲートとＰ＋拡散２３、
Ｎ＋拡散３０との間に大きな電位差が生じ、この大きな
電位差によってゲート部分の薄いゲート酸化膜が破壊す
るという欠点がある。
（発明が解決しようとする課題）
このように、従来、ダイオード型入出力保護装置では、
寄生のトランジスタの動作によって集積回路内部へ電流
が流れ込み、ラッチアップを引き起こす欠点があった。
寄生のトランジスタの動作によって集積回路内部へ電流
が流れ込み、ラッチアップを引き起こす欠点があった。
また、ＭＯＳ型入出力保護装置では、ダイオードのＰＮ
接合部の熱破壊、大きな電位差による薄いゲート酸化膜
の静電破壊等という欠点があった。
接合部の熱破壊、大きな電位差による薄いゲート酸化膜
の静電破壊等という欠点があった。
よって、本発明は、ラッチアップ及び静電破壊に対して
高い強度を有する信頼性ある入出力保護装置を提供する
ことを目的とする。
高い強度を有する信頼性ある入出力保護装置を提供する
ことを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の入出力保護装置は
、第１導電型半導体領域と、前記第１導電型半導体領域
に形成され、保護ダイオードの一方電極となる第２導電
型高濃度不純物領域と、前記第１導電型半導体領域に形
成され、前記保護ダイオードの他方電極となり、かつ、
前記第２導電型高濃度不純物鎮域からの寄生抵抗がそれ
ぞれ異なる複数の第１導電型高濃度不純物領域と、前記
第２導電型高濃度不純物領域に接続されるパッドと、前
記複数の第１導電型高濃度不純物領域に接続される電位
供給源とを有している。
、第１導電型半導体領域と、前記第１導電型半導体領域
に形成され、保護ダイオードの一方電極となる第２導電
型高濃度不純物領域と、前記第１導電型半導体領域に形
成され、前記保護ダイオードの他方電極となり、かつ、
前記第２導電型高濃度不純物鎮域からの寄生抵抗がそれ
ぞれ異なる複数の第１導電型高濃度不純物領域と、前記
第２導電型高濃度不純物領域に接続されるパッドと、前
記複数の第１導電型高濃度不純物領域に接続される電位
供給源とを有している。
また、第１導電型半導体領域と、前記第１導電型半導体
領域に形成され、保護ダイオードの一方電極となる第１
の第２導電型高濃度不純物領域と、前記第１導電型半導
体領域に形成され、前記保護ダイオードの他方電極とな
り、かつ、前記第１の第２導電型高濃度不純物領域から
の寄生抵抗が異なる第１及び第２の第１導電型高濃度不
純物領域と、前記第１及び第２の第１導電型高濃度不純
物領域間に形成される第２の第２導電型高濃度不純物領
域と、前記第１の第２導電型高濃度不純物領域に接続さ
れるパッドと、前記第１及び第２の第１導電型高濃度不
純物領域に接続される第１の電位供給源と、前記第２の
第２導電型高濃度不純物領域に接続される第２の電位供
給源とを有している。
領域に形成され、保護ダイオードの一方電極となる第１
の第２導電型高濃度不純物領域と、前記第１導電型半導
体領域に形成され、前記保護ダイオードの他方電極とな
り、かつ、前記第１の第２導電型高濃度不純物領域から
の寄生抵抗が異なる第１及び第２の第１導電型高濃度不
純物領域と、前記第１及び第２の第１導電型高濃度不純
物領域間に形成される第２の第２導電型高濃度不純物領
域と、前記第１の第２導電型高濃度不純物領域に接続さ
れるパッドと、前記第１及び第２の第１導電型高濃度不
純物領域に接続される第１の電位供給源と、前記第２の
第２導電型高濃度不純物領域に接続される第２の電位供
給源とを有している。
（作用）
このような構成によれば、保護ダイオードの一方電極と
なる第２導電型高濃度不純物領域と、前記保護ダイオー
ドの、他方電極となり、かつ、前記第１の第２導電型高
濃度不純物領域からの寄生抵抗がそれぞれ異なる複数の
第１導電型高濃度不純物領域とを設けている。
なる第２導電型高濃度不純物領域と、前記保護ダイオー
ドの、他方電極となり、かつ、前記第１の第２導電型高
濃度不純物領域からの寄生抵抗がそれぞれ異なる複数の
第１導電型高濃度不純物領域とを設けている。
また、保護ダイオードの一方電極となる第１の第２導電
型高濃度不純物領域と、前記保護ダイオードの他方電極
となり、かつ、前記第１の第２導電型高濃度不純物領域
からの寄生抵抗が異なる第１及び第２の第１導電型高濃
度不純物領域とを設けている。また、前記第１及び第２
の第１導電型高濃度不純物領域間に第２の第２導電型高
濃度不純物領域を形成している。
型高濃度不純物領域と、前記保護ダイオードの他方電極
となり、かつ、前記第１の第２導電型高濃度不純物領域
からの寄生抵抗が異なる第１及び第２の第１導電型高濃
度不純物領域とを設けている。また、前記第１及び第２
の第１導電型高濃度不純物領域間に第２の第２導電型高
濃度不純物領域を形成している。
これにより、入出力保護回路の電流経路を増し、集積回
路内部へ流入する電流及び前記集積回路内部から流出し
てくる電流を減少させることができる。このため、ラッ
チアップに対して高い強度を有すると共に、ＭＯ３構造
を有しないため静電破壊に対しても高い強度を有する入
出力保護装置とすることができる。
路内部へ流入する電流及び前記集積回路内部から流出し
てくる電流を減少させることができる。このため、ラッ
チアップに対して高い強度を有すると共に、ＭＯ３構造
を有しないため静電破壊に対しても高い強度を有する入
出力保護装置とすることができる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通の部分には共通の参照符号を用いることで重複説明
を避けることにする。
細に説明する。なお、この説明において、全図にわたり
共通の部分には共通の参照符号を用いることで重複説明
を避けることにする。
第１図は本発明の第１の実施例に係わる入出力保護装置
を示すものである。
を示すものである。
Ｐ型半導体基板（半導体領域） ４１にはＮウェル４２
〜４４が形成されている。保護ダイオード専用のＮウェ
ル（半導体領域）４２内には、保護ダイオードＤ、の一
方電極となり、パッド４５に接続されるＰ＋拡散（高濃
度不純物領域）４６が形成されている。また、Ｎウェル
４２内には、Ｐ＋拡散４６からの寄生抵抗が異なり、保
護ダイオードＤ、の他方電極となるＮ＋−１゜、（高濃
度不純物領域） ４７． 、Ｈｌがそれぞれ形成されて
いる。Ｎ”−、、ｂ４７．４Ｂは電源ｖＤＤに接続され
ている。さらに、Ｎ” −−−ｈ４７及び４８間には、
ウェル電位とは異なる電位、例えば接地ＶＳＳ電位が供
給されるＰ“拡散（高濃度不純物領域）４９が形成され
ている。なお、Ｐ１拡散４６、Ｎ”−、、，４７及びＰ
１拡散４９によりラテラルＰＮＰトランジスタＴｒ７が
形成されている。また、基板４１内には、例えば接地ｖ
ｓ５電位が供給されるＰ ” −、、ｂ５０が形成され
ている。
〜４４が形成されている。保護ダイオード専用のＮウェ
ル（半導体領域）４２内には、保護ダイオードＤ、の一
方電極となり、パッド４５に接続されるＰ＋拡散（高濃
度不純物領域）４６が形成されている。また、Ｎウェル
４２内には、Ｐ＋拡散４６からの寄生抵抗が異なり、保
護ダイオードＤ、の他方電極となるＮ＋−１゜、（高濃
度不純物領域） ４７． 、Ｈｌがそれぞれ形成されて
いる。Ｎ”−、、ｂ４７．４Ｂは電源ｖＤＤに接続され
ている。さらに、Ｎ” −−−ｈ４７及び４８間には、
ウェル電位とは異なる電位、例えば接地ＶＳＳ電位が供
給されるＰ“拡散（高濃度不純物領域）４９が形成され
ている。なお、Ｐ１拡散４６、Ｎ”−、、，４７及びＰ
１拡散４９によりラテラルＰＮＰトランジスタＴｒ７が
形成されている。また、基板４１内には、例えば接地ｖ
ｓ５電位が供給されるＰ ” −、、ｂ５０が形成され
ている。
また、Ｐ型基板４１内には、保護ダイオードＤ６の一方
電極となり、パッド４５に接続されるＮ＋拡散（高濃度
不純物領域）５１が形成されている。また、基板４１内
には、Ｎ″′拡散５１からの寄生抵抗が異なり、保護ダ
イオードＤ６の他方電極となるＰ ” −ｈｕｂ （高
濃度不純物領域） ５２．５３がそれぞれ形成されてい
る。Ｐ ” −、、，５２，５３は、例えば接地Ｖ５５
に接続されている。さらに、Ｐ＋−６゜、５２及び５３
間のＮウェル４４内には、基板電位とは異なる電位、例
えば電源ＶＤＤ電位が供給されるＮ ” −ｓｕｍ （
高濃度不純物領域）５４が形成されている。なお、Ｎ＋
拡散５１． Ｐ”−、、ｂ５２及びＮ”−ａｉ＋ｂ５４
によりラテラルＮＰＮ トランジスタＴｒ８が形成され
ている。また、Ｎウェル４３内には、電源Ｖ ＤＤ７！
！位が供給サレルＮ＋−１．．ｂ５５カ形成サレテイる
。
電極となり、パッド４５に接続されるＮ＋拡散（高濃度
不純物領域）５１が形成されている。また、基板４１内
には、Ｎ″′拡散５１からの寄生抵抗が異なり、保護ダ
イオードＤ６の他方電極となるＰ ” −ｈｕｂ （高
濃度不純物領域） ５２．５３がそれぞれ形成されてい
る。Ｐ ” −、、，５２，５３は、例えば接地Ｖ５５
に接続されている。さらに、Ｐ＋−６゜、５２及び５３
間のＮウェル４４内には、基板電位とは異なる電位、例
えば電源ＶＤＤ電位が供給されるＮ ” −ｓｕｍ （
高濃度不純物領域）５４が形成されている。なお、Ｎ＋
拡散５１． Ｐ”−、、ｂ５２及びＮ”−ａｉ＋ｂ５４
によりラテラルＮＰＮ トランジスタＴｒ８が形成され
ている。また、Ｎウェル４３内には、電源Ｖ ＤＤ７！
！位が供給サレルＮ＋−１．．ｂ５５カ形成サレテイる
。
次に、同図を参照しながら前記第１の実施例に係わる入
出力保護装置の動作について詳細に説明する。
出力保護装置の動作について詳細に説明する。
バッド４５から高電位のサージが入ツノした場合には、
Ｐチャネル側では、ダイオードＤ、に順方向電圧が印加
される。このため、そのアノード側の電極であるＰ゛拡
散４６からＮウェル４２の寄生抵抗ｒｌ＋’２を介して
、カソード側の電極であるＮ１−１工、４７．４８へ順
方向電流ｉ、ａ、ｉ２．がそれぞれ流れる。電流ｉ３．
は、トランジスタＴｒ７のエミッタ・ベース電流となる
ため、トランジスタＴｒ７がオン状態となり、そのコレ
クタ側であるＰ＋拡散４９へ向って電流ｉ３が流れる。
Ｐチャネル側では、ダイオードＤ、に順方向電圧が印加
される。このため、そのアノード側の電極であるＰ゛拡
散４６からＮウェル４２の寄生抵抗ｒｌ＋’２を介して
、カソード側の電極であるＮ１−１工、４７．４８へ順
方向電流ｉ、ａ、ｉ２．がそれぞれ流れる。電流ｉ３．
は、トランジスタＴｒ７のエミッタ・ベース電流となる
ため、トランジスタＴｒ７がオン状態となり、そのコレ
クタ側であるＰ＋拡散４９へ向って電流ｉ３が流れる。
また、電流１２．は、寄生ＰＮＰトランジスタＴｒ９の
エミッタ・ベース電流となるため、トランジスタＴｒ９
がオン状態となり、そのコレクタ側である基板４１へ向
って（Ｎウェル４２の寄生抵抗ｒ、及びＰ型基板４１の
寄生抵抗ｒ４を介してＰ ” −、、，５０へ向って）
電流ｉ４が流れる。また、Ｎチャネル側では、ダイオー
ドＤ６に逆方向電圧が印加される。このため、そのカソ
ード側の電極であるＮ＋拡散５１からＰ型基板４１の寄
生抵抗ｒ５＋ｒ６を介して、アノード側の電極であるＰ
” −、、，５２，５３へ逆方向電流ｉ１１、ｉ６．が
それぞれ流れる。これにより、高電位のサージを逃がす
ようにする。
エミッタ・ベース電流となるため、トランジスタＴｒ９
がオン状態となり、そのコレクタ側である基板４１へ向
って（Ｎウェル４２の寄生抵抗ｒ、及びＰ型基板４１の
寄生抵抗ｒ４を介してＰ ” −、、，５０へ向って）
電流ｉ４が流れる。また、Ｎチャネル側では、ダイオー
ドＤ６に逆方向電圧が印加される。このため、そのカソ
ード側の電極であるＮ＋拡散５１からＰ型基板４１の寄
生抵抗ｒ５＋ｒ６を介して、アノード側の電極であるＰ
” −、、，５２，５３へ逆方向電流ｉ１１、ｉ６．が
それぞれ流れる。これにより、高電位のサージを逃がす
ようにする。
バッド４５から低電位のサージが入力した場合には、Ｐ
チャネル側では、ダイオードＤ５に逆方向電圧が印加さ
れる。このため、そのカソード側の電極であるＮ” −
−−ｂ４７．４８から抵抗ｒｌ＋ｒ２を介して、アノー
ド側の電極であるＰ＋拡散４６へ逆方向電流ｉ３１．１
２．がそれぞれ流れる。また、Ｎチャネル側では、ダイ
オードＤ６に順方向電圧が印加される。このため、その
アノード側の電極であるＰ ”−、ｂ５２．５３から抵
抗ｒ％＋ｒ６を介して、カソード側の電極であるＮ＋拡
散５１へ順方向電流ｉｇｂ、ｉｂｂがそれぞれ流れる。
チャネル側では、ダイオードＤ５に逆方向電圧が印加さ
れる。このため、そのカソード側の電極であるＮ” −
−−ｂ４７．４８から抵抗ｒｌ＋ｒ２を介して、アノー
ド側の電極であるＰ＋拡散４６へ逆方向電流ｉ３１．１
２．がそれぞれ流れる。また、Ｎチャネル側では、ダイ
オードＤ６に順方向電圧が印加される。このため、その
アノード側の電極であるＰ ”−、ｂ５２．５３から抵
抗ｒ％＋ｒ６を介して、カソード側の電極であるＮ＋拡
散５１へ順方向電流ｉｇｂ、ｉｂｂがそれぞれ流れる。
電流１５ｂは、トランジスタＴｒ８のベース・エミッタ
電流となるため、トランジスタＴｒ８がオン状態となり
、そのコレクタ側であるＮ”−、、，５４からバッド４
５側のＮ＋拡散５１へ向って電流１７が流れる。また、
電流ｉｂｂは、寄生ＮＰＮトランジスタＴｒｌＯのベー
ス・エミッタ電流となるため、トランジスタＴｒｌＯが
オン状態となり、そのコレクタ側であるＮウェル４３か
ら（Ｎ” −、、，５５からＮウェル４３の寄生抵抗ｒ
７及びＰ型基板４１の寄生「８を介して）バッド４５側
のＮ＋拡散５１へ向って電流１８が流れる。これにより
、低電位のサージを逃がすようにする。
電流となるため、トランジスタＴｒ８がオン状態となり
、そのコレクタ側であるＮ”−、、，５４からバッド４
５側のＮ＋拡散５１へ向って電流１７が流れる。また、
電流ｉｂｂは、寄生ＮＰＮトランジスタＴｒｌＯのベー
ス・エミッタ電流となるため、トランジスタＴｒｌＯが
オン状態となり、そのコレクタ側であるＮウェル４３か
ら（Ｎ” −、、，５５からＮウェル４３の寄生抵抗ｒ
７及びＰ型基板４１の寄生「８を介して）バッド４５側
のＮ＋拡散５１へ向って電流１８が流れる。これにより
、低電位のサージを逃がすようにする。
このような構成によれば、Ｐチャネル側では、寄生トラ
ンジスタＴｒ７．Ｔｒ９のベース電極となるＮ” 、−
、、，４７，４８は、Ｐ＋拡散４Ｂからの抵抗値が異な
る位置にそれぞれ設けられている。このため、基板とＮ
ウェルとの境界面にのみ形成される従来の電流経路（Ｉ
ｒ−１Ｉ ＋−（第４図参照））に比べて、電流経路
が新たに追加（１ｊａｒ ｉｌｂ＋１２ｍ＋１２ｂ）
されている。また、抵抗ｒ１の抵抗値が抵抗ｒ２の抵抗
値よりも低くなるように設定すれば、抵抗ｒ１に流れる
電流ｉ＋ｍ、ｉ＋ｂが多くなる一方、抵抗「２に流れる
電流１２ａ＋１２１ｋが少なくなる。
ンジスタＴｒ７．Ｔｒ９のベース電極となるＮ” 、−
、、，４７，４８は、Ｐ＋拡散４Ｂからの抵抗値が異な
る位置にそれぞれ設けられている。このため、基板とＮ
ウェルとの境界面にのみ形成される従来の電流経路（Ｉ
ｒ−１Ｉ ＋−（第４図参照））に比べて、電流経路
が新たに追加（１ｊａｒ ｉｌｂ＋１２ｍ＋１２ｂ）
されている。また、抵抗ｒ１の抵抗値が抵抗ｒ２の抵抗
値よりも低くなるように設定すれば、抵抗ｒ１に流れる
電流ｉ＋ｍ、ｉ＋ｂが多くなる一方、抵抗「２に流れる
電流１２ａ＋１２１ｋが少なくなる。
また、Ｎ“−１１４７及び４８間にＰ＋拡散４９が追加
形成され、これによりラテラルＰＮＰトランジスタＴｒ
７が形成されている。このため、電流ｉ、の電流経路が
さらに追加され、基板４１とＮウェル４２との境界面に
流れる電流ｉ２ａ、ｊ２ｂの大幅な減少が可能になる。
形成され、これによりラテラルＰＮＰトランジスタＴｒ
７が形成されている。このため、電流ｉ、の電流経路が
さらに追加され、基板４１とＮウェル４２との境界面に
流れる電流ｉ２ａ、ｊ２ｂの大幅な減少が可能になる。
ところで、集積回路内部へと流入又は流出する電流は、
電流！２＠＋１２にの一部と考えられており、このため
従来に比ベラッチアップに強い入出力保護装置が提供で
きる。
電流！２＠＋１２にの一部と考えられており、このため
従来に比ベラッチアップに強い入出力保護装置が提供で
きる。
さらに、本発明の入出力保護装置には、ＭＯ３構造のト
ランジスタが存在しないため、ゲート酸化膜破壊の起き
る可能性もない。
ランジスタが存在しないため、ゲート酸化膜破壊の起き
る可能性もない。
また、Ｎウェル４２の寄生抵抗「１は、ダイオード型入
出力保護装置（前記第４図参照）のＮウェル１６の寄生
抵抗Ｒ３とほぼ同一である。また、Ｎウェル４２の寄生
抵抗「２に流れる電流１２．。
出力保護装置（前記第４図参照）のＮウェル１６の寄生
抵抗Ｒ３とほぼ同一である。また、Ｎウェル４２の寄生
抵抗「２に流れる電流１２．。
１２、は、ＭＯ３型入出力保護装置（前記第６図参照）
のＮウェル２４の寄生抵抗Ｒ１に流れる電流ｉｂ＊ｒｌ
ｂｂに比べ少なくなっている。これに伴い、抵抗ｒ１及
びｒ２による熱の発生量が少なくなり、ダイオードのＰ
Ｎ接合部の熱破壊を防止することができる。さらに、電
流ｉ２ａ＋ｆ２ｂが減少することは、寄生トランジスタ
Ｔｒ９によって集積回路内部へ流れる電流も減少するこ
とを意味し、ラッチアップ及び静電破壊に対して高い強
度を有する信頼性ある入出力保護装置を提供できる。
のＮウェル２４の寄生抵抗Ｒ１に流れる電流ｉｂ＊ｒｌ
ｂｂに比べ少なくなっている。これに伴い、抵抗ｒ１及
びｒ２による熱の発生量が少なくなり、ダイオードのＰ
Ｎ接合部の熱破壊を防止することができる。さらに、電
流ｉ２ａ＋ｆ２ｂが減少することは、寄生トランジスタ
Ｔｒ９によって集積回路内部へ流れる電流も減少するこ
とを意味し、ラッチアップ及び静電破壊に対して高い強
度を有する信頼性ある入出力保護装置を提供できる。
第２図は、本発明の第２の実施例に係わる入出力保護装
置を示すものである。
置を示すものである。
Ｐ型半導体基板（半導体領域） ４１には保護ダイオー
ド専用のＮウェル（半導体領域）４２が形成されている
。Ｎウェル４２内には、保護ダイオードＤ、の一方電極
となり、バッド４５に接続されるＰ＋拡散（高濃度不純
物領域）４Ｂが形成されている。また、Ｎウェル４２内
には、Ｐ＋拡散４６からの寄生抵抗が異なり、保護ダイ
オードＤ、の他方電極となるＮ′″−１，、（高濃度不
純物領域） ４７．４８がそれぞれ形成されている。Ｎ
” −、、，４７，４８は電源ＶＤＤに接続されている
。また、基板４１内には、例えば接地ＶＳｇ電位が供給
されるＰ＋−６゜、５０が形成されている。
ド専用のＮウェル（半導体領域）４２が形成されている
。Ｎウェル４２内には、保護ダイオードＤ、の一方電極
となり、バッド４５に接続されるＰ＋拡散（高濃度不純
物領域）４Ｂが形成されている。また、Ｎウェル４２内
には、Ｐ＋拡散４６からの寄生抵抗が異なり、保護ダイ
オードＤ、の他方電極となるＮ′″−１，、（高濃度不
純物領域） ４７．４８がそれぞれ形成されている。Ｎ
” −、、，４７，４８は電源ＶＤＤに接続されている
。また、基板４１内には、例えば接地ＶＳｇ電位が供給
されるＰ＋−６゜、５０が形成されている。
このような構成では、保護ダイオードＤ、の一方電極と
なるＰ＋拡散４６からの抵抗値が異なる位置に保護ダイ
オードＤ、の他方電極となるＮ” −、、，４７，４８
が設けられている。このため、従来に比べて電流経路が
追加されることになる。
なるＰ＋拡散４６からの抵抗値が異なる位置に保護ダイ
オードＤ、の他方電極となるＮ” −、、，４７，４８
が設けられている。このため、従来に比べて電流経路が
追加されることになる。
また、抵抗ｒ１の抵抗値を抵抗ｒ２の抵抗値に比べて低
く設定することにより、抵抗ｒ１に流れる電流ｉ３．が
多くなる一方、抵抗ｒ２に流れる電流１２、が少なくな
る。よって、ラッチアップに強い入力保護装置が提供で
きる。また、ＭＯ５構造のトランジスタが存在しないた
め、ゲート酸化膜破壊の起こる可能性もない。
く設定することにより、抵抗ｒ１に流れる電流ｉ３．が
多くなる一方、抵抗ｒ２に流れる電流１２、が少なくな
る。よって、ラッチアップに強い入力保護装置が提供で
きる。また、ＭＯ５構造のトランジスタが存在しないた
め、ゲート酸化膜破壊の起こる可能性もない。
［発明の効果］
以上、説明したように、本発明の入出力保護装置によれ
ば、次のような効果を奏する。
ば、次のような効果を奏する。
保護ダイオードの一方電極からの抵抗値がそれぞれ異な
る位置に前記保護ダイオードの他方電極を複数個設け、
電流経路を追加している。また、これら他方電極の間に
ベース電極を設はラテラルトランジスタを形成し、さら
に電流経路を追加している。このため、集積回路内部へ
流入する電流及び前記集積回路内部から流出してくる電
流を減少させることができる。よって、ラッチアップ及
び静電破壊に対して高い強度を有する信頼性ある入出力
保護装置を提供することができる。
る位置に前記保護ダイオードの他方電極を複数個設け、
電流経路を追加している。また、これら他方電極の間に
ベース電極を設はラテラルトランジスタを形成し、さら
に電流経路を追加している。このため、集積回路内部へ
流入する電流及び前記集積回路内部から流出してくる電
流を減少させることができる。よって、ラッチアップ及
び静電破壊に対して高い強度を有する信頼性ある入出力
保護装置を提供することができる。
第１図は本発明の第１の実施例に係わる入出力保護装置
を示す断面図、第２図は本発明の第２の実施例に係わる
入出力保護装置を示す断面図、第３図は従来のダイオー
ド型入出力保護装置を示す回路図、第４図は従来のダイ
オード型入出力保護装置を示す断面図、第５図は従来の
ＭＯ３型入出力保護装置を示す回路図、第６図は従来の
ＭＯ３型入出力保護装置を示す断面図である。 ４１・・・Ｐ型半導体基板、４２〜４４・・・Ｎウェル
、４５・・・パッド、４８．４９・・・Ｐ＋拡散、４７
．４ｇ、 ５４．５５・・・Ｎ” −、、、、５０，５
２，５３・・・Ｐ ”−ａｍｂ、５１・・・Ｎ＋拡散、
Ｄ、、Ｄ６・・・保護ダイオード、Ｔｒ７〜Ｔｒ１０・
・・寄生トランジスタ、ｒ、〜ｒ８・・・寄生抵抗。
を示す断面図、第２図は本発明の第２の実施例に係わる
入出力保護装置を示す断面図、第３図は従来のダイオー
ド型入出力保護装置を示す回路図、第４図は従来のダイ
オード型入出力保護装置を示す断面図、第５図は従来の
ＭＯ３型入出力保護装置を示す回路図、第６図は従来の
ＭＯ３型入出力保護装置を示す断面図である。 ４１・・・Ｐ型半導体基板、４２〜４４・・・Ｎウェル
、４５・・・パッド、４８．４９・・・Ｐ＋拡散、４７
．４ｇ、 ５４．５５・・・Ｎ” −、、、、５０，５
２，５３・・・Ｐ ”−ａｍｂ、５１・・・Ｎ＋拡散、
Ｄ、、Ｄ６・・・保護ダイオード、Ｔｒ７〜Ｔｒ１０・
・・寄生トランジスタ、ｒ、〜ｒ８・・・寄生抵抗。
Claims (3)
- （１）第１導電型半導体領域と、前記第１導電型半導体
領域に形成され、保護ダイオードの一方電極となる第２
導電型高濃度不純物領域と、前記第１導電型半導体領域
に形成され、前記保護ダイオードの他方電極となり、か
つ、前記第２導電型高濃度不純物領域からの寄生抵抗が
それぞれ異なる複数の第１導電型高濃度不純物領域と、
前記第２導電型高濃度不純物領域に接続されるパッドと
、前記複数の第１導電型高濃度不純物領域に接続される
電位供給源とを具備することを特徴とする入出力保護装
置。 - （２）第１導電型半導体領域と、前記第１導電型半導体
領域に形成され、保護ダイオードの一方電極となる第１
の第２導電型高濃度不純物領域と、前記第１導電型半導
体領域に形成され、前記保護ダイオードの他方電極とな
り、かつ、前記第１の第２導電型高濃度不純物領域から
の寄生抵抗が異なる第１及び第２の第１導電型高濃度不
純物領域と、前記第１及び第２の第１導電型高濃度不純
物領域間に形成される第２の第２導電型高濃度不純物領
域と、前記第１の第２導電型高濃度不純物領域に接続さ
れるパッドと、前記第１及び第２の第１導電型高濃度不
純物領域に接続される第１の電位供給源と、前記第２の
第２導電型高濃度不純物領域に接続される第２の電位供
給源とを具備することを特徴とする入出力保護装置。 - （３）第１導電型半導体基板と、前記第１導電型半導体
基板に形成される第２導電型ウェル領域と、前記第１導
電型半導体基板に形成され、第１の保護ダイオードの一
方電極となる第１の第２導電型高濃度不純物領域と、前
記第１導電型半導体基板に形成され、前記第１の保護ダ
イオードの他方電極となり、かつ、前記第１の第２導電
型高濃度不純物領域からの寄生抵抗が異なる第１及び第
２の第１導電型高濃度不純物領域と、前記第１及び第２
の第１導電型高濃度不純物領域間に形成される第２の第
２導電型高濃度不純物領域と、前記第２導電型ウェル領
域に形成され、第２の保護ダイオードの一方電極となる
第３の第１導電型高濃度不純物領域と、前記第２導電型
ウェル領域に形成され、前記第２の保護ダイオードの他
方電極となり、かつ、前記第３の第１導電型高濃度不純
物領域からの寄生抵抗が異なる第３及び第４の第２導電
型高濃度不純物領域と、前記第３及び第４の第２導電型
高濃度不純物領域間に形成される第４の第１導電型高濃
度不純物領域と、前記第１の第２導電型高濃度不純物領
域及び前記第３の第１導電型高濃度不純物領域に接続さ
れるパッドと、前記第１、第２及び第４の第１導電型高
濃度不純物領域に接続される第１の電位供給源と、前記
第２、第３及び第４の第２導電型高濃度不純物領域に接
続される第２の電位供給源とを具備することを特徴とす
る入出力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334785A JPH088308B2 (ja) | 1989-12-26 | 1989-12-26 | 入出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334785A JPH088308B2 (ja) | 1989-12-26 | 1989-12-26 | 入出力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196565A true JPH03196565A (ja) | 1991-08-28 |
| JPH088308B2 JPH088308B2 (ja) | 1996-01-29 |
Family
ID=18281209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334785A Expired - Fee Related JPH088308B2 (ja) | 1989-12-26 | 1989-12-26 | 入出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088308B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150685A (en) * | 1997-11-13 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with filed-effect transistors of a complementary type and method of manufacturing the same |
| JP2007242965A (ja) * | 2006-03-09 | 2007-09-20 | Sanyo Electric Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113961A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61156854A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置の入力保護回路 |
| JPS6365665A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 相補型ｍｉｓ集積回路の静電気保護装置 |
-
1989
- 1989-12-26 JP JP1334785A patent/JPH088308B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113961A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61156854A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置の入力保護回路 |
| JPS6365665A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 相補型ｍｉｓ集積回路の静電気保護装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150685A (en) * | 1997-11-13 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with filed-effect transistors of a complementary type and method of manufacturing the same |
| JP2007242965A (ja) * | 2006-03-09 | 2007-09-20 | Sanyo Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088308B2 (ja) | 1996-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |