JPH03196662A - 半導体集積回路の配線構造およびその製造方法 - Google Patents

半導体集積回路の配線構造およびその製造方法

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JPH03196662A
JPH03196662A JP1339602A JP33960289A JPH03196662A JP H03196662 A JPH03196662 A JP H03196662A JP 1339602 A JP1339602 A JP 1339602A JP 33960289 A JP33960289 A JP 33960289A JP H03196662 A JPH03196662 A JP H03196662A
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JP
Japan
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interconnection
insulating film
wiring
interlayer insulating
layer
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JP1339602A
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English (en)
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Kazuyuki Mizushima
水嶋　和之
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
    • H10W20/483—Interconnections over air gaps, e.g. air bridges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W20/495—Capacitive arrangements or effects of, or between wiring layers

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の多層配線構造およびその製造
方法に関する。
〔従来の技術〕
従来技術による多層配線構造の半導体集積回路について
、第４図を参照して説明する。
下層配線３の上に単層あるいは複数層のＣＶＤ（Ｃｈｅ
ｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法
またはＰＥＣＶＤ　（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ
−）法による層間絶縁膜４が用いられている。
近年配線パターンの微細化、多層化に伴ない表面平坦、
化のために、Ｓ　ＯＧ　（５ｐｉｎ−ｏｎ−Ｇｌａｓｓ
　）膜やポリイミド膜が層間絶縁膜の一部に適用されて
いる。
〔発明が解決しようとする課題〕
半導体集積回路の高速化、高集積化を目的として、平面
寸法の微細化、浅いＰ−Ｎ接合が採用されている。
このようにして高速化された単位素子は負荷駆動能力が
小さくなる傾向があり、半導体集積回路全体を高速化す
るためには、特に入力負荷の低減を行なう必要がある。
配線負荷は配線金属自体の抵抗と、配線一基板間および
配線相互間の静電容量によって決ってくる。
配線抵抗を低減するためには、配線の断面積を大きくす
る必要があり、微細化に逆行する。
配線容量を低減するなめには、層間絶縁膜を低誘電率の
物質で構成する必要がある。
半導体集積回路の層間絶縁膜は絶縁性、被覆性、科学的
安定性、耐湿性のすべての要求される性質を満足しなけ
ればならず、現在多用されている酸化シリコン膜、窒化
シリコン膜などにとって代る低誘電率の物質がすぐに適
用できるわけではない。
ＳＯＧ膜、シリコン有機化合物膜、ポリイミド膜などの
回転塗布法による低誘電率（比誘電率２〜３）の膜が注
目されているが、科学的安定性、耐湿性に欠ける面があ
り、従来のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄ
ｅｐｏｓｉｔｉｏｎ　）絶縁膜との置き替えだけでは、
配線の信頼性を著しく損なうことになる。
本発明の目的は、層間絶縁膜や配線抵抗を変えることな
く、配線容量を低減することにある。
〔課題を解決するための手段〕 本発明の半導体集積回路は、多層配線を形成したのち、
各層配線金属をマスクとして、ＲＩＢ（Ｒｅａｃｔｉｖ
ｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法により同層配線に挟ま
れた層間絶縁膜の一部を除去したのち、薄く表面保護膜
を形成して、空気間隙を設けたものである。
〔実施例〕
本発明の第１の実施例について、第１図（ａ）〜（ｃ）
を参照して説明する。
はじめに第１図（ａ）に示すように、半導体素子を形成
した半導体基板１の表面に下層配線３を形成し、スルー
ホール５を介して上層配線６を形成する。
つぎに第１図（ｂ）に示すように、上方配線６と下方配
線３とをマスクとして、ＲＩＢ法により層間絶縁膜４と
フィールド絶縁膜２の一部をエツチングする。
層間絶縁膜４に酸化シリコン膜や窒化シリコン膜を用い
た場合、ＣＨ４＋Ｈ２混合ガスによるＲＩＢ法により容
易に加工できる。
このとき上方配線パターニング時のフォトレジストを残
したままエツチングしてもよい。
エツチング量は平坦部で層間絶縁膜４が３０％オーバー
エツチングとなる条件が最適である。
下層配線３の端部で上方配線に覆われていない個所には
、層間絶縁膜４からなる側壁絶縁膜７が形成される。
つぎに第１図（ｃ）に示ｔように、３０００〜５０００
人の薄い表面保護膜８を形成する。
この表面保護膜８は大きな段差を被覆する必要があるが
、Ｔ　Ｅ　ＯＳ　（Ｔｅｔｒａ−Ｅｔｂｏｘｙｓｉｌａ
ｎｅ）とオゾンを４００℃で反応させることにより、入
り組んだ側面にまで完全に被覆することができる。
下層配線３にできた側壁絶縁膜７が、表面保護膜８を補
強している。
さらに第２図（ａ）〜（Ｃ）を参照して各部の構造を説
明する。
平面図である第２図（ａ＞のＡ−Ｂ断面図である第２図
（ｂ）において、下層配線３相互間は側壁絶縁膜７、表
面保護膜８とエアギャップ９によって絶縁されている。
第２図（ａ＞のＣ−Ｄ断面図である第２図（Ｃ）におい
て、上層配線６と下層配線３とに重なりのない個所も同
様に側壁絶縁膜７、表面保護膜８とエアギャップ９によ
って絶縁されている。
つぎに本発明の第２の実施例について、第３図を参照し
て説明する。
この場合は上層配線６を平坦化するために、層間絶縁膜
４ａ、４ｂの間にＳＯＧ膜１０を挟んだ構造となってい
る。
そのほかは第１の実施例と同様であり、寄生容量の低減
と同時に表面平坦化技術を実現することができた。
〔発明の効果〕
本発明により配線間絶縁分離の一部にエアギャップ用い
て、同層間配線容量および異層間配線容量を低減するこ
とができる。
今までは配線相互容量に比較して、基板との容量が充分
大きかったが、近年微細化に伴ない配線相互の容量と基
板との容量とがほぼ等しくなっており、さらに微細化が
進むと配線相互容量の占める割合がさらに増加すると考
えられ、本発明の効果が増してくる。
本発明は２層配線構造に限らず、３層以上の多層配線に
も適用することができる。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を工程順
に示す断面図、第２図（ａ）は本発明の第１の実施例の
形状を説明する平面図、第２図（ｂ〉は第２図（ａ）の
Ａ−Ｂ断面図、第２図（Ｃ）は第２図（ａ）のＣ−Ｄ断
面図、第３図は本発明の第２の実施例を示す断面図、第
４図は従来技術を示す断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・下層配線、４．４ａ、４ｂ・・・層間絶縁膜、５・
・・スルーホール、６・・・上層配線、７・・・側壁絶
縁膜、８・・・表面保護膜、９・・・エアギャップ、１
０・・・ＳＯＧ膜。

Claims (2)

    【特許請求の範囲】
  1. （１）多層配線構造を有する半導体集積回路において、
    同層配線に挟まれた層間絶縁膜の一部を除去して、空気
    間隙を設けたことを特徴とする半導体集積回路の配線構
    造。
  2. （２）多層配線を形成したのち、各層配線金属をマスク
    としてＲＩＥ法により層間絶縁膜を除去することを特徴
    とする特許請求の範囲第１項記載の半導体集積回路の製
    造方法。
JP1339602A 1989-12-26 1989-12-26 半導体集積回路の配線構造およびその製造方法 Pending JPH03196662A (ja)

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