JPH05183060A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05183060A JPH05183060A JP36032991A JP36032991A JPH05183060A JP H05183060 A JPH05183060 A JP H05183060A JP 36032991 A JP36032991 A JP 36032991A JP 36032991 A JP36032991 A JP 36032991A JP H05183060 A JPH05183060 A JP H05183060A
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- JP
- Japan
- Prior art keywords
- wiring
- interlayer film
- wiring layer
- wiring layers
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 58
- 239000011229 interlayer Substances 0.000 claims abstract description 37
- 239000010408 film Substances 0.000 description 37
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 239000013039 cover film Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の隣接する配線層間で生じる
フリンジング容量を低減して回路の遅延を防止する。 【構成】 配線層３，５，７が隣接するように設けら
れ、この配線層３，５，７を層間膜２，４，６，８で覆
ってなる半導体集積回路において、隣接する配線層間の
層間膜を、配線層が露呈しない範囲で除去して空所１０
を設け、この空所により隣接する配線層３，５，７の側
面において生じるフリンジング容量を低減する。
フリンジング容量を低減して回路の遅延を防止する。 【構成】 配線層３，５，７が隣接するように設けら
れ、この配線層３，５，７を層間膜２，４，６，８で覆
ってなる半導体集積回路において、隣接する配線層間の
層間膜を、配線層が露呈しない範囲で除去して空所１０
を設け、この空所により隣接する配線層３，５，７の側
面において生じるフリンジング容量を低減する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に配線間の層間膜の構造に関する。
特に配線間の層間膜の構造に関する。
【０００２】
【従来の技術】従来の半導体集積回路の配線構造を図９
乃至図１１にその製造工程に従って示す。各図におい
て、（ａ）は平面図、（ｂ）はＸ−Ｘ線断面図、（ｃ）
はＹ−Ｙ線断面図である。この配線構造は、先ず、図９
のように、活性領域を形成した半導体基板１上に第１の
層間膜２及び第１の配線層３を形成する。次いで、図１
０のように、第２の層間膜４及び第１の配線層３と直交
する第２の配線層５を形成する。同様に、図１１のよう
に、第３の層間膜６及び第３の配線層７等必要とする配
線層まで形成した後、表面全体にカバー膜８を形成して
いる。全配線工程が終了した半導体集積回路は、各配線
層３，５，７の相互間が隙間なく層間膜２，４，６やカ
バー膜８に包まれている構造となっている。
乃至図１１にその製造工程に従って示す。各図におい
て、（ａ）は平面図、（ｂ）はＸ−Ｘ線断面図、（ｃ）
はＹ−Ｙ線断面図である。この配線構造は、先ず、図９
のように、活性領域を形成した半導体基板１上に第１の
層間膜２及び第１の配線層３を形成する。次いで、図１
０のように、第２の層間膜４及び第１の配線層３と直交
する第２の配線層５を形成する。同様に、図１１のよう
に、第３の層間膜６及び第３の配線層７等必要とする配
線層まで形成した後、表面全体にカバー膜８を形成して
いる。全配線工程が終了した半導体集積回路は、各配線
層３，５，７の相互間が隙間なく層間膜２，４，６やカ
バー膜８に包まれている構造となっている。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、各配線間が隙間なく層間膜に包まれて
いるため、配線間容量により回路の遅延が生じるという
問題がある。特に、配線容量のうち、配線の側面により
生じる容量（以下、フリンジング容量と称する）は配線
間隔に反比例するため、半導体集積回路を微細化すれば
する程大きくなる。したがって、大規模集積回路の高速
化においては、フリンジング容量の低減が大きな問題と
なっていた。本発明の目的は、フリンジング容量を低減
した半導体集積回路を提供することにある。
体集積回路では、各配線間が隙間なく層間膜に包まれて
いるため、配線間容量により回路の遅延が生じるという
問題がある。特に、配線容量のうち、配線の側面により
生じる容量（以下、フリンジング容量と称する）は配線
間隔に反比例するため、半導体集積回路を微細化すれば
する程大きくなる。したがって、大規模集積回路の高速
化においては、フリンジング容量の低減が大きな問題と
なっていた。本発明の目的は、フリンジング容量を低減
した半導体集積回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、配線層が隣接
するように設けられ、この配線層を層間膜で覆ってなる
半導体集積回路において、隣接する配線層間の層間膜
を、配線層が露呈しない範囲で除去している。
するように設けられ、この配線層を層間膜で覆ってなる
半導体集積回路において、隣接する配線層間の層間膜
を、配線層が露呈しない範囲で除去している。
【０００５】
【作用】隣接する配線層間の層間膜を除去することで、
隣接する配線層の側面において生じるフリンジング容量
を低減する。
隣接する配線層の側面において生じるフリンジング容量
を低減する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１乃至図３は本発明の第１実施例を工程順に示す
図であり、各図において（ａ）は平面図、（ｂ）はその
Ｘ−Ｘ線断面図、（ｃ）はＹ−Ｙ線断面図である。先
ず、図１のように、半導体基板１上に第１の層間膜２を
形成し、この上に第１の配線層３を形成する。この場
合、必要に応じて第１の層間膜２にコンタクトホールを
開設する。更に、この上に第２の層間膜４を形成し、ス
ルーホールを開設した上で第２の配線層５を形成する。
る。図１乃至図３は本発明の第１実施例を工程順に示す
図であり、各図において（ａ）は平面図、（ｂ）はその
Ｘ−Ｘ線断面図、（ｃ）はＹ−Ｙ線断面図である。先
ず、図１のように、半導体基板１上に第１の層間膜２を
形成し、この上に第１の配線層３を形成する。この場
合、必要に応じて第１の層間膜２にコンタクトホールを
開設する。更に、この上に第２の層間膜４を形成し、ス
ルーホールを開設した上で第２の配線層５を形成する。
【０００７】又、この上に第３の層間膜６を形成し、そ
の上に第３の配線層７を形成する。この場合も、必要に
応じて第３の層間膜２にスルーホールを開設する。しか
る上でカバー膜８を被着する。そして、表面にフォトレ
ジスト９を塗布し、フォトリソグラフィ技術によりフォ
トレジスト９をパターニングする。次に、図２に示すよ
うに、異方性エッチングによりフォトレジスト９が存在
しない部分、換言すれば、前記第１乃至第３の配線層
３，５，７が存在していない部分のカバー膜８、第３の
層間膜６、第２の層間膜４及び第１の層間膜２を半導体
基板１の近くまで除去する。
の上に第３の配線層７を形成する。この場合も、必要に
応じて第３の層間膜２にスルーホールを開設する。しか
る上でカバー膜８を被着する。そして、表面にフォトレ
ジスト９を塗布し、フォトリソグラフィ技術によりフォ
トレジスト９をパターニングする。次に、図２に示すよ
うに、異方性エッチングによりフォトレジスト９が存在
しない部分、換言すれば、前記第１乃至第３の配線層
３，５，７が存在していない部分のカバー膜８、第３の
層間膜６、第２の層間膜４及び第１の層間膜２を半導体
基板１の近くまで除去する。
【０００８】次に、図３に示すようにフォトレジスト９
を除去することで、第１乃至第３の配線層３，５，７の
各側面には空所１０が設けられ、この結果この部分に層
間膜が存在しない構造が形成される。これにより、配線
間のフリンジング容量が低減可能となる。仮に、各層間
膜及びカバー膜２，４，６，８の誘電率ε＝4.2 、第１
乃至第３の各配線層３，５，７の配線幅２μｍ、配線厚
１μｍ、第１の層間膜２の膜厚１μｍ、第２の層間膜４
の膜厚１μｍ、第３の層間膜６の膜厚 1.5μｍ、カバー
膜８の膜厚２μｍ、第１の配線層３の40％が第２の配線
層５と重なり、第２の配線層５の40％と第１の配線層３
が重なり、第１の配線層３及び第２の配線層５の20％が
第３の配線層７と重なるとした場合、シミュレーション
によれば従来に比べ配線容量が第１の配線層３において
24％、第２の配線層５において24％、第３の配線層７に
おいて20％の減少が期待される。
を除去することで、第１乃至第３の配線層３，５，７の
各側面には空所１０が設けられ、この結果この部分に層
間膜が存在しない構造が形成される。これにより、配線
間のフリンジング容量が低減可能となる。仮に、各層間
膜及びカバー膜２，４，６，８の誘電率ε＝4.2 、第１
乃至第３の各配線層３，５，７の配線幅２μｍ、配線厚
１μｍ、第１の層間膜２の膜厚１μｍ、第２の層間膜４
の膜厚１μｍ、第３の層間膜６の膜厚 1.5μｍ、カバー
膜８の膜厚２μｍ、第１の配線層３の40％が第２の配線
層５と重なり、第２の配線層５の40％と第１の配線層３
が重なり、第１の配線層３及び第２の配線層５の20％が
第３の配線層７と重なるとした場合、シミュレーション
によれば従来に比べ配線容量が第１の配線層３において
24％、第２の配線層５において24％、第３の配線層７に
おいて20％の減少が期待される。
【０００９】図４乃至図８は本発明の第２実施例を工程
順に示す図であり、（ａ）は平面図、（ｂ）はＸ−Ｘ線
断面図、（ｃ）はＹ−Ｙ線断面図である。先ず、図４の
ように、半導体基板１上に第１乃至第３の層間膜２，
４，６及びカバー膜８と、第１乃至第３の配線層３，
５，７を形成した後、表面に第１のフォトレジスト９を
塗布し、フォトリソグラフィ技術により第３の配線層７
のみを覆うように第１のフォトレジスト９をパターニン
グする。
順に示す図であり、（ａ）は平面図、（ｂ）はＸ−Ｘ線
断面図、（ｃ）はＹ−Ｙ線断面図である。先ず、図４の
ように、半導体基板１上に第１乃至第３の層間膜２，
４，６及びカバー膜８と、第１乃至第３の配線層３，
５，７を形成した後、表面に第１のフォトレジスト９を
塗布し、フォトリソグラフィ技術により第３の配線層７
のみを覆うように第１のフォトレジスト９をパターニン
グする。
【００１０】次に、図５に示すように、異方性エッチン
グにより第１のフォトレジスト９の存在しない部分のカ
バー膜８を第２の配線層５が露出しない程度に除去す
る。第１のフォトレジスト９を除去した後、図６に示す
ように、表面に第２のフォトレジスト１１を塗布し、フ
ォトリソグラフィ技術により第３の配線層７及び第２の
配線層５を覆うように第２のフォトレジスト１１をパタ
ーニングする。
グにより第１のフォトレジスト９の存在しない部分のカ
バー膜８を第２の配線層５が露出しない程度に除去す
る。第１のフォトレジスト９を除去した後、図６に示す
ように、表面に第２のフォトレジスト１１を塗布し、フ
ォトリソグラフィ技術により第３の配線層７及び第２の
配線層５を覆うように第２のフォトレジスト１１をパタ
ーニングする。
【００１１】次に、図７に示すように、異方性エッチン
グにより第２のフォトレジスト１１の存在しない部分の
第３の層間膜６を第１の配線層３が露出しない程度に除
去する。以下、同様な操作を繰り返すことで、図８に示
すように、配線層間の層間膜に空所１０を形成すること
ができるとともに、第１の配線層３上の第２の層間膜
４、第３の層間膜６及びカバー膜８が、又第２の配線層
５上の第３の層間膜６及びカバー膜８を除去した構造を
形成することができる。この実施例では、配線層の上側
の層間膜をも除去しているので、第１の実施例と同様の
条件で、第１の実施例よりも更に配線容量を低減するこ
とが可能である。例えば、従来に比べ配線容量が第１の
配線層３において24％、第２の配線層５において36％、
第３の配線層７において37％の減少が期待される。
グにより第２のフォトレジスト１１の存在しない部分の
第３の層間膜６を第１の配線層３が露出しない程度に除
去する。以下、同様な操作を繰り返すことで、図８に示
すように、配線層間の層間膜に空所１０を形成すること
ができるとともに、第１の配線層３上の第２の層間膜
４、第３の層間膜６及びカバー膜８が、又第２の配線層
５上の第３の層間膜６及びカバー膜８を除去した構造を
形成することができる。この実施例では、配線層の上側
の層間膜をも除去しているので、第１の実施例と同様の
条件で、第１の実施例よりも更に配線容量を低減するこ
とが可能である。例えば、従来に比べ配線容量が第１の
配線層３において24％、第２の配線層５において36％、
第３の配線層７において37％の減少が期待される。
【００１２】
【発明の効果】以上説明したように本発明は、隣接する
配線層間の層間膜を、配線層が露呈されない範囲で除去
することにより、隣接する配線層間のフリンジング容量
を低減し、従来に比べ配線間容量を23〜32％低減でき、
半導体集積回路の配線容量による遅延も同程度改善でき
る効果がある。
配線層間の層間膜を、配線層が露呈されない範囲で除去
することにより、隣接する配線層間のフリンジング容量
を低減し、従来に比べ配線間容量を23〜32％低減でき、
半導体集積回路の配線容量による遅延も同程度改善でき
る効果がある。
【図１】〜
【図３】本発明の半導体集積回路の第１実施例を製造工
程順に示す図である。
程順に示す図である。
【図４】〜
【図８】本発明の半導体集積回路の第２実施例を製造工
程順に示す図である。
程順に示す図である。
【図９】〜
【図１１】従来の半導体集積回路を製造工程順に示す図
である。
である。
１ 半導体基板 ２ 第１の層間膜 ３ 第１の配線層 ４ 第２の層間膜 ５ 第２の配線層 ６ 第３の層間膜 ７ 第３の配線層 ８ カバー膜 ９ フォトレジスト（第１のフォトレジスト） １０ 空所 １１ 第２のフォトレジスト
Claims (1)
- 【請求項１】 配線層が隣接するように設けられ、この
配線層を層間膜で覆ってなる半導体集積回路において、
隣接する配線層間の層間膜を、配線層が露呈しない範囲
で除去したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36032991A JPH05183060A (ja) | 1991-12-30 | 1991-12-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36032991A JPH05183060A (ja) | 1991-12-30 | 1991-12-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183060A true JPH05183060A (ja) | 1993-07-23 |
Family
ID=18468932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36032991A Pending JPH05183060A (ja) | 1991-12-30 | 1991-12-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183060A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02240947A (ja) * | 1989-03-15 | 1990-09-25 | Fujitsu Ltd | 半導体装置 |
| JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
-
1991
- 1991-12-30 JP JP36032991A patent/JPH05183060A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02240947A (ja) * | 1989-03-15 | 1990-09-25 | Fujitsu Ltd | 半導体装置 |
| JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
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