JPH0319687B2 - - Google Patents
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- Publication number
- JPH0319687B2 JPH0319687B2 JP56142335A JP14233581A JPH0319687B2 JP H0319687 B2 JPH0319687 B2 JP H0319687B2 JP 56142335 A JP56142335 A JP 56142335A JP 14233581 A JP14233581 A JP 14233581A JP H0319687 B2 JPH0319687 B2 JP H0319687B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- hold time
- wafers
- mirror
- surface layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Description
【発明の詳細な説明】
本発明は半導体デバイスに使用する鏡面ウエー
ハを製造する方法に関する。
ハを製造する方法に関する。
通常、IC、VLS1用のシリコン基板には鏡面ウ
エーハを使用する。鏡面ウエーハにはシリコン単
結晶棒より、スライス、ラツプ、面取、エツチン
グ後研摩したシリコン基板と、シリコン基板と、
シリコン単結晶棒より、スライス、ラツプ、面
取、エツチングしたシリコン基板がある。
エーハを使用する。鏡面ウエーハにはシリコン単
結晶棒より、スライス、ラツプ、面取、エツチン
グ後研摩したシリコン基板と、シリコン基板と、
シリコン単結晶棒より、スライス、ラツプ、面
取、エツチングしたシリコン基板がある。
通常のCZ法によるシリコン単結晶は石英ルツ
ボを使用する為酸素を10〜20×1017atoms／c.c.
〔ASTM表示〕程度含有している。CZ単結晶よ
り加工した鏡面ウエーハの結晶欠陥（OSF）は、
酸素含有量が多い程発生し易い。
ボを使用する為酸素を10〜20×1017atoms／c.c.
〔ASTM表示〕程度含有している。CZ単結晶よ
り加工した鏡面ウエーハの結晶欠陥（OSF）は、
酸素含有量が多い程発生し易い。
シリコン基板の表面の酸素濃度を低下させる事
によつてICの能動領域となる表面層は、酸素に
起因する欠陥が発生しにくくなる事が予想されメ
モリーICのホールドタイムや良品率を向上出来
ると考えられる。
によつてICの能動領域となる表面層は、酸素に
起因する欠陥が発生しにくくなる事が予想されメ
モリーICのホールドタイムや良品率を向上出来
ると考えられる。
然るに、本発明者等は、熱処理により表面の酸
素濃度を低下させた鏡面ウエーハを作り実験を行
つたが、期待した程のICのホールドタイムや良
品率の向上は得られず、そのため、商品には応用
できない状態であつた。
素濃度を低下させた鏡面ウエーハを作り実験を行
つたが、期待した程のICのホールドタイムや良
品率の向上は得られず、そのため、商品には応用
できない状態であつた。
本発明者等は、半導体デバイス後のホールドタ
イムや良品率について種々の実験をした結果、
CZ単結晶を加工して得た鏡面ウエーハに対し、
1100℃〜1280℃で１時間以上熱処理後、該鏡面ウ
エーハの表面層を0.5〜20μ鏡面仕上げすることに
より多大な効果が得られることを見出した。
イムや良品率について種々の実験をした結果、
CZ単結晶を加工して得た鏡面ウエーハに対し、
1100℃〜1280℃で１時間以上熱処理後、該鏡面ウ
エーハの表面層を0.5〜20μ鏡面仕上げすることに
より多大な効果が得られることを見出した。
即ち、石英ルツボを使用したCZ引上法で得た
半導体シリコン棒より、シリコン基板を製造する
方法において、該半導体シリコン棒をスライスし
てウエーハ化し、鏡面加工後、このウエーハに対
し、1100℃〜1280℃で１時間以上熱処理を施し、
表面層を0.5μ〜20μ除去することにより多大な効
果が得られたのである。
半導体シリコン棒より、シリコン基板を製造する
方法において、該半導体シリコン棒をスライスし
てウエーハ化し、鏡面加工後、このウエーハに対
し、1100℃〜1280℃で１時間以上熱処理を施し、
表面層を0.5μ〜20μ除去することにより多大な効
果が得られたのである。
これを以下各実施例について説明する。
実施例 １
酸素濃度14〜18×1017atoms／c.c.（ASTM表
示）を含有するCZ無転位単結晶よりスライス工
程、面取工程、ラツプ工程、エツチング工程、鏡
面研摩工程を実施したＰ形（100）７〜10Ω−cm、
100φ、525μのウエーハをAr雰囲気中で、1150℃
で２時間熱処理した。これらのウエーハの表面層
をエツチングにより0.5〜3μ除去した。
示）を含有するCZ無転位単結晶よりスライス工
程、面取工程、ラツプ工程、エツチング工程、鏡
面研摩工程を実施したＰ形（100）７〜10Ω−cm、
100φ、525μのウエーハをAr雰囲気中で、1150℃
で２時間熱処理した。これらのウエーハの表面層
をエツチングにより0.5〜3μ除去した。
第１図は前記のエツチングにより0.5〜3μ取り
除いた場合（Ａ曲線）と、取り除かなかつた場合
（Ｂ曲線）のホールドタイムの比較を示している。
除いた場合（Ａ曲線）と、取り除かなかつた場合
（Ｂ曲線）のホールドタイムの比較を示している。
第１図の横軸はホールドタイム（単位ｍｓ）、
縦軸は試料数を示す。これからもわかる様にシリ
コン基板のホールドタイムは、Ａ曲線の場合がＢ
曲線より長く、ホールドタイム不良を顕著に低下
することができた。このことより1150℃の熱処理
後0.5〜3μ表面層を除去することがホールドタイ
ムの向上に重要であることを示している。
縦軸は試料数を示す。これからもわかる様にシリ
コン基板のホールドタイムは、Ａ曲線の場合がＢ
曲線より長く、ホールドタイム不良を顕著に低下
することができた。このことより1150℃の熱処理
後0.5〜3μ表面層を除去することがホールドタイ
ムの向上に重要であることを示している。
実施例 ２
酸素濃度14〜18×1017atoms／c.c.（ASTM表
示）を含有するCZ無転位単結晶よりスライス工
程、面取工程、ラツプ工程、エツチング工程、鏡
面研摩工程を実施したＰ形（100）７〜10Ω−cm、
100φ、525μのウエーハをAr雰囲気中で1150℃で
２時間熱処理した。これらのウエーハの表面層を
鏡面研摩により２〜5μ除去した。
示）を含有するCZ無転位単結晶よりスライス工
程、面取工程、ラツプ工程、エツチング工程、鏡
面研摩工程を実施したＰ形（100）７〜10Ω−cm、
100φ、525μのウエーハをAr雰囲気中で1150℃で
２時間熱処理した。これらのウエーハの表面層を
鏡面研摩により２〜5μ除去した。
これらのウエーハをMOSメモリーICに加工後、
そのホールドタイムを測定した結果、その向上は
前述の実施例１と同様であり、ホールドタイム不
良が顕著に低下した。
そのホールドタイムを測定した結果、その向上は
前述の実施例１と同様であり、ホールドタイム不
良が顕著に低下した。
実施例 ３
酸素濃度14〜18×1017atoms／c.c.（ASTM表
示）を含有するCZ無転位単結晶より切り出した
Ｐ形（100）７〜10Ω−cm、100φのウエーハを面
取工程、ラツプ工程、を経て、エツチングにより
550μ厚の鏡面ウエーハに仕上げた。これらをAr
雰囲気中で1200℃16時間熱処理した。
示）を含有するCZ無転位単結晶より切り出した
Ｐ形（100）７〜10Ω−cm、100φのウエーハを面
取工程、ラツプ工程、を経て、エツチングにより
550μ厚の鏡面ウエーハに仕上げた。これらをAr
雰囲気中で1200℃16時間熱処理した。
ウエーハの表面層を５〜15μ鏡面研摩により取
り除いた。
り除いた。
これらのウエーハをMOSメモリーICに加工後、
そのホールドタイムを測定した結果、その向上は
前述の実施例１の結果とほゞ同等であり、ホール
ドタイム不良が顕著に低下した。
そのホールドタイムを測定した結果、その向上は
前述の実施例１の結果とほゞ同等であり、ホール
ドタイム不良が顕著に低下した。
実施例 ４
酸素濃度14〜18×1017atoms／c.c.（ASTM表
示）を含有するCZ無転位単結晶より切り出した
Ｐ形（100）７〜10Ω−cm、100φのウエーハを面
取工程、ラツプ工程、を経てエツチングにより
550μ厚の鏡面ウエーハに仕上げた。
示）を含有するCZ無転位単結晶より切り出した
Ｐ形（100）７〜10Ω−cm、100φのウエーハを面
取工程、ラツプ工程、を経てエツチングにより
550μ厚の鏡面ウエーハに仕上げた。
これらを、Ar雰囲気中で1200℃16時間熱処理
した。ウエーハの表面層を15〜20μ鏡面研摩によ
り取り除いた。
した。ウエーハの表面層を15〜20μ鏡面研摩によ
り取り除いた。
これらのウエーハをMOSメモリーICに加工後、
そのホールドタイムを測定した結果、その向上は
前述の実施例１の結果とほゞ同等であり、ホール
ドタイム不良が顕著に低下した。
そのホールドタイムを測定した結果、その向上は
前述の実施例１の結果とほゞ同等であり、ホール
ドタイム不良が顕著に低下した。
実施例 ５
酸素濃度14〜18×1017atoms／c.c.（ASTM表
示）を含有するCZ無転位単結晶より切り出した
Ｐ形（100）７〜10Ω−cm、100φのウエーハを面
取工程、ラツプ工程を経てエツチングにより
550μ厚の鏡面ウエーハに仕上げた。
示）を含有するCZ無転位単結晶より切り出した
Ｐ形（100）７〜10Ω−cm、100φのウエーハを面
取工程、ラツプ工程を経てエツチングにより
550μ厚の鏡面ウエーハに仕上げた。
これらをAr雰囲気中で1200℃16時間、熱処理
した。ウエーハの表面層を25〜30μ鏡面研摩によ
り取り除いた。
した。ウエーハの表面層を25〜30μ鏡面研摩によ
り取り除いた。
これらのウエーハをMOSメモリーICに加工後、
そのホールドタイムを測定した結果、その向上は
見られなかつた。
そのホールドタイムを測定した結果、その向上は
見られなかつた。
上記各実施例の熱処理雰囲気はArガスを用い
たが、窒素又は窒素に酸素を１％加えた場合でも
同様の結果が得られた。
たが、窒素又は窒素に酸素を１％加えた場合でも
同様の結果が得られた。
以上各実施例および第１図にも記載したごと
く、本発明の方法により作製されたウエーハを
MOSメモリーICに加工した場合、そのホールド
タイムは格段に向上し、ホールドタイムによる不
良が顕著に低下する効果が得られ、良品率が向上
した。
く、本発明の方法により作製されたウエーハを
MOSメモリーICに加工した場合、そのホールド
タイムは格段に向上し、ホールドタイムによる不
良が顕著に低下する効果が得られ、良品率が向上
した。
第１図はホールドタイムと試料数の関係を示
す。 Ａ曲線……表面より0.5〜3μ取り除いた場合、
Ｂ曲線……取除かない場合。
す。 Ａ曲線……表面より0.5〜3μ取り除いた場合、
Ｂ曲線……取除かない場合。
Claims (1)
- １ 半導体デバイスに使用する鏡面ウエーハを、
製造する方法において、CZ単結晶を加工して鏡
面化したウエーハに、1100℃〜1280℃で１時間以
上熱処理を施し、該鏡面ウエーハの表面層を0.5μ
〜20μ除去することを特徴とする、半導体デバイ
ス用シリコン基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142335A JPS5844725A (ja) | 1981-09-11 | 1981-09-11 | 半導体シリコン基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142335A JPS5844725A (ja) | 1981-09-11 | 1981-09-11 | 半導体シリコン基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844725A JPS5844725A (ja) | 1983-03-15 |
| JPH0319687B2 true JPH0319687B2 (ja) | 1991-03-15 |
Family
ID=15312958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142335A Granted JPS5844725A (ja) | 1981-09-11 | 1981-09-11 | 半導体シリコン基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853103B2 (en) | 2008-08-08 | 2014-10-07 | Sumco Techxiv Corporation | Method for manufacturing semiconductor wafer |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0762172B2 (ja) * | 1989-06-09 | 1995-07-05 | 新日本製鐵株式会社 | 高Ｍｎ非磁性鉄筋棒鋼の製造方法 |
| JPH0817163B2 (ja) * | 1990-04-12 | 1996-02-21 | 株式会社東芝 | エピタキシャルウェーハの製造方法 |
-
1981
- 1981-09-11 JP JP56142335A patent/JPS5844725A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853103B2 (en) | 2008-08-08 | 2014-10-07 | Sumco Techxiv Corporation | Method for manufacturing semiconductor wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844725A (ja) | 1983-03-15 |
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