JPS63166237A - 半導体基板の処理方法 - Google Patents
半導体基板の処理方法Info
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- JPS63166237A JPS63166237A JP31168186A JP31168186A JPS63166237A JP S63166237 A JPS63166237 A JP S63166237A JP 31168186 A JP31168186 A JP 31168186A JP 31168186 A JP31168186 A JP 31168186A JP S63166237 A JPS63166237 A JP S63166237A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
半導体基板をラッピングした後、該半導体基板を１００
０℃以上の温度に加熱してその表層部に存在する格子間
原子を外拡散させて該表層部に無欠陥層を形成すると共
に、内部層に存在する格子間原子を集合させて該内部層
に積層欠陥を生成せしめ、しかる後上記無欠陥層を、該
無欠陥層に形成される半導体素子の底面と内部の欠陥析
出層との間が所要の距離になるような厚さまでポリッシ
ングする半導体基板の処理方法で、半導体素子形成領域
の汚染不純物を内部の積層欠陥に捕捉せしめて半導体素
子性能を向上する効果を有する半導体基板構造の形成工
程が、従来より単純化され且つ大幅に短時間化される。
０℃以上の温度に加熱してその表層部に存在する格子間
原子を外拡散させて該表層部に無欠陥層を形成すると共
に、内部層に存在する格子間原子を集合させて該内部層
に積層欠陥を生成せしめ、しかる後上記無欠陥層を、該
無欠陥層に形成される半導体素子の底面と内部の欠陥析
出層との間が所要の距離になるような厚さまでポリッシ
ングする半導体基板の処理方法で、半導体素子形成領域
の汚染不純物を内部の積層欠陥に捕捉せしめて半導体素
子性能を向上する効果を有する半導体基板構造の形成工
程が、従来より単純化され且つ大幅に短時間化される。
本発明は半導体基板の処理方法に係り、特にイントリン
シック・ゲッタリング構造を形成するための半導体基板
の処理方法に関する。
シック・ゲッタリング構造を形成するための半導体基板
の処理方法に関する。
半導体装置の製造に用いられるシリコン単結晶は一般に
チョクラルスキー（ＣＺ）法によって製造されるが、そ
の際坩堝として通常石英ガラス製のものが用いられるた
めに、最終的に得られた該シリコン単結晶中には３０〜
４０ｐｐｍ程度の高濃度に酸素原子が含まれる・ 従って該シリコン単結晶から形成されたシリコン基板を
用いてＩＣ等の半導体装置を製造する際には、特に高温
に曝される製造工程において該基板中に含まれる酸素原
子が、該基板内で結晶欠陥に成長し、更に重金属等の汚
染不純物と結合して半導体装置の性能を低下させるとい
う問題を生ずる。
チョクラルスキー（ＣＺ）法によって製造されるが、そ
の際坩堝として通常石英ガラス製のものが用いられるた
めに、最終的に得られた該シリコン単結晶中には３０〜
４０ｐｐｍ程度の高濃度に酸素原子が含まれる・ 従って該シリコン単結晶から形成されたシリコン基板を
用いてＩＣ等の半導体装置を製造する際には、特に高温
に曝される製造工程において該基板中に含まれる酸素原
子が、該基板内で結晶欠陥に成長し、更に重金属等の汚
染不純物と結合して半導体装置の性能を低下させるとい
う問題を生ずる。
そこで、上記高温製造工程における重金属等による汚染
を回避するための半導体基板の処理方法が必要とされる
。
を回避するための半導体基板の処理方法が必要とされる
。
上記重金属不純物等による汚染を回避するために従来量
も広く用いられていたのが、イントリンシック・ゲッタ
リング（ＩＧ）法と呼ばれる基板の熱処理方法である。
も広く用いられていたのが、イントリンシック・ゲッタ
リング（ＩＧ）法と呼ばれる基板の熱処理方法である。
ＩＣ等の半導体装置における動作領域は、通常シリコン
基板の表面から１０μｍ以下程度の表層部に形成される
ので、上記汚染不純物による性能劣化を回避するために
は、少なくとも該表層部のみを無欠陥で且つ汚染不純物
を含まない層に形成してやればよい。
基板の表面から１０μｍ以下程度の表層部に形成される
ので、上記汚染不純物による性能劣化を回避するために
は、少なくとも該表層部のみを無欠陥で且つ汚染不純物
を含まない層に形成してやればよい。
そのため上記従来のＩＣ法においては、シリコン基板に
対して、非酸化性雰囲気中において、例えば先ず１１０
０℃、１時間程度の第１次熱処理を行い、表層部の酸素
原子を外拡散させることによって該半導体基板の表層部
を無欠陥層となし、次いで６００℃程度の温度で２００
時間程の第２次熱処理を行って基板内部の酸素原子を欠
陥核として析出さた後、８００〜１０００°Ｃ程度の温
度で１時間程度の第３次熱処理を行い上記欠陥核を結晶
欠陥に成長せしめることによって、該半導体基板の内部
に多数の結晶欠陥を有する欠陥層が形成される。
対して、非酸化性雰囲気中において、例えば先ず１１０
０℃、１時間程度の第１次熱処理を行い、表層部の酸素
原子を外拡散させることによって該半導体基板の表層部
を無欠陥層となし、次いで６００℃程度の温度で２００
時間程の第２次熱処理を行って基板内部の酸素原子を欠
陥核として析出さた後、８００〜１０００°Ｃ程度の温
度で１時間程度の第３次熱処理を行い上記欠陥核を結晶
欠陥に成長せしめることによって、該半導体基板の内部
に多数の結晶欠陥を有する欠陥層が形成される。
そして汚染不純物に対し上記結晶欠陥の有するゲッタリ
ング効果によって、該基板表層部の無欠陥層内の汚染不
純物が基板の内部側へ除去され、該基板表層部に形成さ
れる動作領域の不純物汚染による性能劣化が防止される
。
ング効果によって、該基板表層部の無欠陥層内の汚染不
純物が基板の内部側へ除去され、該基板表層部に形成さ
れる動作領域の不純物汚染による性能劣化が防止される
。
第４図は上記ＩＧ処理を施したシリコン基板５１の断面
を模式的に示したもので、図中、５２は酸素原子が外拡
散して基板表層部にできた無欠陥層、５３は酸素原子に
より形成された結晶欠陥、５４は酸素原子による結晶欠
陥が多数個存在せしめられている基板内部の欠陥層を表
している。
を模式的に示したもので、図中、５２は酸素原子が外拡
散して基板表層部にできた無欠陥層、５３は酸素原子に
より形成された結晶欠陥、５４は酸素原子による結晶欠
陥が多数個存在せしめられている基板内部の欠陥層を表
している。
以上のような手法による従来のＩＣ法は、基板表層部に
形成される動作領域の重金属による汚染を回避する効果
は充分に備えていた。しかしながら上記代表例に示され
るように、熱処理工程が複雑であり、且つ極めて長時間
を要するという問題があった。
形成される動作領域の重金属による汚染を回避する効果
は充分に備えていた。しかしながら上記代表例に示され
るように、熱処理工程が複雑であり、且つ極めて長時間
を要するという問題があった。
本発明が解決しようとする問題点は、半導体装置の製造
プロセスにおける重金属汚染回避のために行われていた
従来のＩＣ方法が、複雑で且つ長時間を要していたこと
である。
プロセスにおける重金属汚染回避のために行われていた
従来のＩＣ方法が、複雑で且つ長時間を要していたこと
である。
上記問題点は、半導体装置の製造に用いられる半導体基
板の処理方法であって、スライスされた半導体基板（１
）の表面をラッピングする工程（２）と、該ラッピング
された半導体基板（３）を、非酸化性雰囲気中において
１０００℃以上の温度で熱処理して該半導体基板の表層
部に無欠陥層を形成すると共に、内部に欠陥層を形成す
る熱処理工程（４）と、該熱処理の終わった半導体基板
の無欠陥層を所要の厚さまでポリッシングする工程（５
）とを有する本発明による半導体基板の処理方法によっ
て解決される。
板の処理方法であって、スライスされた半導体基板（１
）の表面をラッピングする工程（２）と、該ラッピング
された半導体基板（３）を、非酸化性雰囲気中において
１０００℃以上の温度で熱処理して該半導体基板の表層
部に無欠陥層を形成すると共に、内部に欠陥層を形成す
る熱処理工程（４）と、該熱処理の終わった半導体基板
の無欠陥層を所要の厚さまでポリッシングする工程（５
）とを有する本発明による半導体基板の処理方法によっ
て解決される。
即ち本発明の方法においては、非酸化性の雰囲気中にお
いて、半導体基板例えばシリコン基板を１０００℃以上
の温度例えば１１００℃で０．５時間程度熱処理するこ
とによって、基板結晶中の格子間（ｉｎｔｅｒｓｔｉ
ｔｉａｌ）シリコン原子（以下ｒ−３ｔ原子と称す）を
、上記１１００℃における該１−３ｉ原子の拡散定数が
約１０−’ ［ｃｍ／ｓｅｃ”コであることから、次式
に基づいて、 （１０−’ｘ６０” Ｘｏ、５ ） ＃１３０ ［μｍ
ｌ程度移動せしめる。
いて、半導体基板例えばシリコン基板を１０００℃以上
の温度例えば１１００℃で０．５時間程度熱処理するこ
とによって、基板結晶中の格子間（ｉｎｔｅｒｓｔｉ
ｔｉａｌ）シリコン原子（以下ｒ−３ｔ原子と称す）を
、上記１１００℃における該１−３ｉ原子の拡散定数が
約１０−’ ［ｃｍ／ｓｅｃ”コであることから、次式
に基づいて、 （１０−’ｘ６０” Ｘｏ、５ ） ＃１３０ ［μｍ
ｌ程度移動せしめる。
そして該移動により表面から約１３０μｍの幅の層のｌ
−５ｉ原子を外拡散させて該領域を無欠陥層とすると共
に、内部の層のｌ−５ｔ原子を上記移動により集合せし
めて、該内部の層に積層欠陥を析出させる。
−５ｉ原子を外拡散させて該領域を無欠陥層とすると共
に、内部の層のｌ−５ｔ原子を上記移動により集合せし
めて、該内部の層に積層欠陥を析出させる。
次いで上記のような熱処理を終わったシリコン基板の表
面即ち無欠陥層の表面を、該無欠陥層の表面部に半導体
素子を形成した際に、基板内部の欠陥層内の結晶欠陥に
よる汚染不純物のゲッタリング効果が該無欠陥層の表面
部まで及ぶ所要の無欠陥層幅例えば５０〜６０μｍまで
ポリッシング法により鏡面研磨する。
面即ち無欠陥層の表面を、該無欠陥層の表面部に半導体
素子を形成した際に、基板内部の欠陥層内の結晶欠陥に
よる汚染不純物のゲッタリング効果が該無欠陥層の表面
部まで及ぶ所要の無欠陥層幅例えば５０〜６０μｍまで
ポリッシング法により鏡面研磨する。
以上により従来同様のイントリンシック・ゲッタリング
効果を有する半導体基板が、従来に比べて簡略化され且
つ大幅に短時間化された処理工程により容易に形成され
る。
効果を有する半導体基板が、従来に比べて簡略化され且
つ大幅に短時間化された処理工程により容易に形成され
る。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の原理を示す模式１程図、第２図は本発
明の一実施例の模式１程図、第３図（ａ）〜（′ｂ）は
ポリッシング工程の模式断面図である。
明の一実施例の模式１程図、第３図（ａ）〜（′ｂ）は
ポリッシング工程の模式断面図である。
本発明に係る半導体基板の処理方法の原理は第１図に模
式的に示す工程図のように、スライスされた半導体基板
例えばシリコン基板１を、該スライシングのダメージが
除去される深さに機械的に研磨除去するラフピング工程
２と、該ラッピングされたシリコン基板３を窒素（Ｎ２
）或いは希ガス等の非酸化性ガス中において１０００℃
以上の温度で所定時間加熱し該基板表層部に存在するｌ
−３ｉを該拡散させて該基板の表層部に無欠陥層を形成
し、且つ内部に存在するｌ−５ｉを集合させて欠陥層を
形成する熱処理工程４と、該熱処理工程４を終わったシ
リコン基板を通常のメカニカル・ケミカルポリッシング
手段により所要の無欠陥層幅まで研磨し、且つ鏡面状シ
リコン基板６に仕上げるポリッシング工程５を含んでい
ることを特徴としている。なお本発明に係る処理を完了
した鏡面状半導体基板５は、次いでＩＣ等の半導体装置
のプロセス工程７へ導入される。
式的に示す工程図のように、スライスされた半導体基板
例えばシリコン基板１を、該スライシングのダメージが
除去される深さに機械的に研磨除去するラフピング工程
２と、該ラッピングされたシリコン基板３を窒素（Ｎ２
）或いは希ガス等の非酸化性ガス中において１０００℃
以上の温度で所定時間加熱し該基板表層部に存在するｌ
−３ｉを該拡散させて該基板の表層部に無欠陥層を形成
し、且つ内部に存在するｌ−５ｉを集合させて欠陥層を
形成する熱処理工程４と、該熱処理工程４を終わったシ
リコン基板を通常のメカニカル・ケミカルポリッシング
手段により所要の無欠陥層幅まで研磨し、且つ鏡面状シ
リコン基板６に仕上げるポリッシング工程５を含んでい
ることを特徴としている。なお本発明に係る処理を完了
した鏡面状半導体基板５は、次いでＩＣ等の半導体装置
のプロセス工程７へ導入される。
実際の工程に適用する際には、例えば第２図に示す一実
施例のように、スライスされたシリコン基板１を、例え
ば９〜１３μｍφ程度の粒度を有する研磨材を用いる通
常のラッピング工程２によりスライスのダメージが除去
さ・れる程度まで研磨してラッピング済み半導体基板３
を形成する。
施例のように、スライスされたシリコン基板１を、例え
ば９〜１３μｍφ程度の粒度を有する研磨材を用いる通
常のラッピング工程２によりスライスのダメージが除去
さ・れる程度まで研磨してラッピング済み半導体基板３
を形成する。
次いでトリクレン、アルコール、アセトン等による通常
の有機溶剤洗浄８を行って該基板面の油脂骨を除去した
後、該基板面をラッピングのダメージが除かれほぼ平坦
化されるまで、通常通り弗硝酸系の液によりエツチング
処理９し、次いで通常通りアンモニア水等による重金属
等の金属分除去用洗浄１０を行った後、該ラッピング済
み基板３が熱処理工程４に送り込まれる。
の有機溶剤洗浄８を行って該基板面の油脂骨を除去した
後、該基板面をラッピングのダメージが除かれほぼ平坦
化されるまで、通常通り弗硝酸系の液によりエツチング
処理９し、次いで通常通りアンモニア水等による重金属
等の金属分除去用洗浄１０を行った後、該ラッピング済
み基板３が熱処理工程４に送り込まれる。
そして該熱処理工程４において、非酸化性ガス例えばＮ
ｔ中にお゛いて１１００℃で３０分程度熱処理がなされ
る。この熱処理によって該基板３の表層部の１−Ｓｉは
前述したように外拡散して失われ該表層部に深さ即ち幅
が１３０μｍ程度の無欠陥層が形成される。またこれと
共に該基板の内部のｌ−５ｉは集合して前述したように
積層欠陥を生成し、該基板の内部領域に積層欠陥が多発
した欠陥層が形成される。
ｔ中にお゛いて１１００℃で３０分程度熱処理がなされ
る。この熱処理によって該基板３の表層部の１−Ｓｉは
前述したように外拡散して失われ該表層部に深さ即ち幅
が１３０μｍ程度の無欠陥層が形成される。またこれと
共に該基板の内部のｌ−５ｉは集合して前述したように
積層欠陥を生成し、該基板の内部領域に積層欠陥が多発
した欠陥層が形成される。
次いで該熱処理済みシリコン基板面はその表面を鏡面仕
上げする通常のポリッシング工程５に送り込まれ、該シ
リコン基板面を上記無欠陥層の表面部の半導体素子形成
領域に内部の欠陥層に存在する積層欠陥による汚染不純
物の捕捉効果が及ぶ厚さ即ち層幅例えば５０〜６０μｍ
まで通常のメカニカル・ケミカルポリッシング法により
化学研磨され且つ鏡面に仕上げられる。
上げする通常のポリッシング工程５に送り込まれ、該シ
リコン基板面を上記無欠陥層の表面部の半導体素子形成
領域に内部の欠陥層に存在する積層欠陥による汚染不純
物の捕捉効果が及ぶ厚さ即ち層幅例えば５０〜６０μｍ
まで通常のメカニカル・ケミカルポリッシング法により
化学研磨され且つ鏡面に仕上げられる。
そして該ポリッシングを終わったシリコン基板６は図示
しない通常の洗浄、乾燥工程を経てＩＣ等の半導体装置
の製造工程７へ送り込まれる。
しない通常の洗浄、乾燥工程を経てＩＣ等の半導体装置
の製造工程７へ送り込まれる。
第３図は上記ポリッシングの工程を模式的に示した模式
断面図であるが、この図の（ａｌに示すように前記熱処
理工程４により１３０μｍ程度の幅６に形成された無欠
陥Ｎ１１は、その表面部に１０μｍ以下程度の深さに形
成される半導体素子の動作領域に、内部の欠陥析出層１
２に存在する積層欠陥１３による汚染不純物のゲッタリ
ング効果が及ぶよう、前述のように５０〜６０μｍ程度
の幅匈、にポリッシングされる。
断面図であるが、この図の（ａｌに示すように前記熱処
理工程４により１３０μｍ程度の幅６に形成された無欠
陥Ｎ１１は、その表面部に１０μｍ以下程度の深さに形
成される半導体素子の動作領域に、内部の欠陥析出層１
２に存在する積層欠陥１３による汚染不純物のゲッタリ
ング効果が及ぶよう、前述のように５０〜６０μｍ程度
の幅匈、にポリッシングされる。
以上実施例に示したように本発明の方法によれば、半導
体装置の動作領域が形成されるシリコン基板の表層部に
無欠陥層を有し、且つ内部に重金属等の汚染不純物を捕
捉する積層欠陥を多数形成させた欠陥層を有してなり、
従来同様の汚染不純物のＩＣ効果を有するシリコン基板
を、従来より簡略化され、且つ大幅に短時間化された熱
処理工程により形成することができる。
体装置の動作領域が形成されるシリコン基板の表層部に
無欠陥層を有し、且つ内部に重金属等の汚染不純物を捕
捉する積層欠陥を多数形成させた欠陥層を有してなり、
従来同様の汚染不純物のＩＣ効果を有するシリコン基板
を、従来より簡略化され、且つ大幅に短時間化された熱
処理工程により形成することができる。
なお本発明におけるポリッシングは、図示のように両面
ポリッシングでなく、主面側のみの片面ポリッシングで
もよい。
ポリッシングでなく、主面側のみの片面ポリッシングで
もよい。
以上説明のように本発明の方法によれば、ＩＣ等の半導
体装置の性能を向上安定化せしめるうえに有効な、表層
部に無欠陥層を有し、且つ内部に欠陥層を有して汚染不
純物のイントリンシック・ゲッタリング効果を備えた半
導体基板の形成工程を、大幅に簡略化し、且つ短手香化
することができる。
体装置の性能を向上安定化せしめるうえに有効な、表層
部に無欠陥層を有し、且つ内部に欠陥層を有して汚染不
純物のイントリンシック・ゲッタリング効果を備えた半
導体基板の形成工程を、大幅に簡略化し、且つ短手香化
することができる。
第１図は本発明の原理を示す模式１程図、第２図は本発
明の一実施例の模式１程図、第３図はポリソシング工程
の模式断面図、第４図は従来のＩＧ処理を施したシリコ
ン基板の模式断面図 である。 図において、 工はスライス後のシリコン基板、 ２はラッピング済程、 ３はラッピング済みシリコン基板、 ４は熱処理工程、 ５はポリソシング工程、 ６は鏡面仕上げシリコン基板、 ７はｒｃ製造工程、 ８は有機洗浄工程、 ９はエツチング工程、 １０は金属不純物洗浄工程、 １１は無欠陥層、 １２は積層欠陥層、 １３は積層欠陥 を示す。 亨１ ＠ 茶２ 図
明の一実施例の模式１程図、第３図はポリソシング工程
の模式断面図、第４図は従来のＩＧ処理を施したシリコ
ン基板の模式断面図 である。 図において、 工はスライス後のシリコン基板、 ２はラッピング済程、 ３はラッピング済みシリコン基板、 ４は熱処理工程、 ５はポリソシング工程、 ６は鏡面仕上げシリコン基板、 ７はｒｃ製造工程、 ８は有機洗浄工程、 ９はエツチング工程、 １０は金属不純物洗浄工程、 １１は無欠陥層、 １２は積層欠陥層、 １３は積層欠陥 を示す。 亨１ ＠ 茶２ 図
Claims (1)
- 【特許請求の範囲】 半導体装置の製造に用いられる半導体基板の処理方法で
あって、 スライスされた半導体基板（１）の表面をラッピングす
る工程（２）と、 該ラッピングされた半導体基板（３）を、非酸化性雰囲
気中において１０００℃以上の温度で熱処理して該半導
体基板の表層部に無欠陥層を形成すると共に、内部に欠
陥析出層を形成する熱処理工程（４）と、 該熱処理の終わった半導体基板の無欠陥層を所要の厚さ
までポリッシングする工程（５）とを有することを特徴
とする半導体基板の処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31168186A JPS63166237A (ja) | 1986-12-27 | 1986-12-27 | 半導体基板の処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31168186A JPS63166237A (ja) | 1986-12-27 | 1986-12-27 | 半導体基板の処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63166237A true JPS63166237A (ja) | 1988-07-09 |
Family
ID=18020186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31168186A Pending JPS63166237A (ja) | 1986-12-27 | 1986-12-27 | 半導体基板の処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294256A (ja) * | 2007-05-25 | 2008-12-04 | Sumco Corp | シリコン単結晶ウェーハの製造方法 |
-
1986
- 1986-12-27 JP JP31168186A patent/JPS63166237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294256A (ja) * | 2007-05-25 | 2008-12-04 | Sumco Corp | シリコン単結晶ウェーハの製造方法 |
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