JPH03198370A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03198370A JPH03198370A JP1339681A JP33968189A JPH03198370A JP H03198370 A JPH03198370 A JP H03198370A JP 1339681 A JP1339681 A JP 1339681A JP 33968189 A JP33968189 A JP 33968189A JP H03198370 A JPH03198370 A JP H03198370A
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- JP
- Japan
- Prior art keywords
- input
- buffers
- circuit
- logic
- input buffer
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000872 buffer Substances 0.000 claims abstract description 34
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 238000011094 buffer selection Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に他の素子と接続す
るのに最適な入力電圧の論理しきい値を選択することが
できる半導体集積回路に関する。
るのに最適な入力電圧の論理しきい値を選択することが
できる半導体集積回路に関する。
従来、外部からの信号を受ける端子は、一つの入力バッ
ファ回路に接続されていた。つまり一つの端子は、一つ
の入力論理しきい値しか有していなかった。
ファ回路に接続されていた。つまり一つの端子は、一つ
の入力論理しきい値しか有していなかった。
前述した従来の半導体集積回路において、ある端子の入
力論理しきい値を、あるシステムでは電源電圧の１／２
としたいが、他のシステムではＴＴＬレベルにして使い
たいという要求に対しては、異なる製品で対応するしか
手段がなかった。
力論理しきい値を、あるシステムでは電源電圧の１／２
としたいが、他のシステムではＴＴＬレベルにして使い
たいという要求に対しては、異なる製品で対応するしか
手段がなかった。
ここで、ＴＴＬレベルとは、一般にＩＣ同志の信号接続
に用いる入力論理しきい値であり、電源電圧４．５ｖ〜
５．５ｖで、論理しきい値が１．５ｖ付近にある。
に用いる入力論理しきい値であり、電源電圧４．５ｖ〜
５．５ｖで、論理しきい値が１．５ｖ付近にある。
本発明の目的は、多種の入力論理しきい値が選択でき、
汎用性の高い半導体集積回路を提供することにある。
汎用性の高い半導体集積回路を提供することにある。
本発明の半導体集積回路の構成は、外部からの信号を受
ける端子と、前記端子に接続され論理しきい値の異なる
複数の入力バッファ回路と、前記複数の入力バッファ回
路のうち一つを選択する選折回路とを備えたことを特徴
とする。
ける端子と、前記端子に接続され論理しきい値の異なる
複数の入力バッファ回路と、前記複数の入力バッファ回
路のうち一つを選択する選折回路とを備えたことを特徴
とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路を示すブロ
ック図である。第１図において、本実施例では、端子１
が外部からの信号を受け、その信号をそれぞれ３つの入
力バッファ回路５，５′６．６°、７，７″に入力する
。選択回路８は、３つの入力バッファ回路の出力のうち
一つを選ぶための選択回路である。入力バッファ回路５
，５′と６，６′と７，７′は、入力信号に対する論理
しきい値が互いに異なる。入力バッファ回路５゜５°の
論理しきい値は電源電圧の１／２、入力バッフ７回路６
，６”はＴＴＬレベルであり、入力バッファ回路７，７
”はヒステリシスを有する。
ック図である。第１図において、本実施例では、端子１
が外部からの信号を受け、その信号をそれぞれ３つの入
力バッファ回路５，５′６．６°、７，７″に入力する
。選択回路８は、３つの入力バッファ回路の出力のうち
一つを選ぶための選択回路である。入力バッファ回路５
，５′と６，６′と７，７′は、入力信号に対する論理
しきい値が互いに異なる。入力バッファ回路５゜５°の
論理しきい値は電源電圧の１／２、入力バッフ７回路６
，６”はＴＴＬレベルであり、入力バッファ回路７，７
”はヒステリシスを有する。
このヒステリシスとは、ノイズを入力させないために論
理値ｌとＯのしきい値に差を設け、しきい値開電位の入
力では前の出力状態を保持するように設計した回路であ
る。
理値ｌとＯのしきい値に差を設け、しきい値開電位の入
力では前の出力状態を保持するように設計した回路であ
る。
第２図は電源電圧の１／２ （Ｖｌ）を入力論理しきい
値とする入力バッファ回路の入出力特性図、同様に第３
図はＴＴＬレベル（ｖ２）の入出力特性図、第４図はヒ
ステ’）’／ス（１：ＶＨ，Ｏ：ＶＬ）の入出力特性図
である。
値とする入力バッファ回路の入出力特性図、同様に第３
図はＴＴＬレベル（ｖ２）の入出力特性図、第４図はヒ
ステ’）’／ス（１：ＶＨ，Ｏ：ＶＬ）の入出力特性図
である。
今、端子１に電圧ＶＸ （但ＬＶＬ＜Ｖ２＜ＶＸ＜Ｖ
１ ＜ＶＨ）が入力された場合、入出力特性のグラフか
られかるように入力バッファ回路５゜５”の出力は論理
値０、入力バッファ回路６゜６′は論理値ｌ、入力バッ
ファ回路７，７′は前の出力状態を保持している。入力
バッファ選択回路８がトランスファーゲー）４．４’
をオンして、トランスファーゲート２，２’ 、３．３
’ をオフさせた時、内部回路９には論理値０が入力さ
れる。
１ ＜ＶＨ）が入力された場合、入出力特性のグラフか
られかるように入力バッファ回路５゜５”の出力は論理
値０、入力バッファ回路６゜６′は論理値ｌ、入力バッ
ファ回路７，７′は前の出力状態を保持している。入力
バッファ選択回路８がトランスファーゲー）４．４’
をオンして、トランスファーゲート２，２’ 、３．３
’ をオフさせた時、内部回路９には論理値０が入力さ
れる。
同様に、選択回路８がトランスファーゲート３゜３′を
開けていたら入力バッファ回路６，６′の出力１が入り
、トランスファーゲート２，２’ を開けていたらトラ
ンスファーゲート５，５’ の出力が入る。この様にし
て、同一の入力電位に対して異なる出力論理値が得られ
る。
開けていたら入力バッファ回路６，６′の出力１が入り
、トランスファーゲート２，２’ を開けていたらトラ
ンスファーゲート５，５’ の出力が入る。この様にし
て、同一の入力電位に対して異なる出力論理値が得られ
る。
端子１は、使用者の要求で様々な外部素子と信号を受は
渡す必要があるが、素子によって論理の出力レベルは異
なるので、選択回路８により前記外部素子の出力レベル
に最適な入力論理しきい値を持つ入力バッファを選択す
ればよい。
渡す必要があるが、素子によって論理の出力レベルは異
なるので、選択回路８により前記外部素子の出力レベル
に最適な入力論理しきい値を持つ入力バッファを選択す
ればよい。
本実施例によれば、一つの端子に複数の入力バッファ回
路を接続することにより、多種の入力論理しきい値の中
からシステムに最適な値を選択して用いることができ、
多種のシステムに適用できる汎用性の高い半導体集積回
路を実現できる。
路を接続することにより、多種の入力論理しきい値の中
からシステムに最適な値を選択して用いることができ、
多種のシステムに適用できる汎用性の高い半導体集積回
路を実現できる。
以上説明したように、本発明の半導体集積回路は、複数
の入力バッファ回路を用意し、実使用に最適な入力論理
しきい値を選ぶことができるので、どの様な素子とでも
接続可能であり、極めて汎用性が高いという効果がある
。
の入力バッファ回路を用意し、実使用に最適な入力論理
しきい値を選ぶことができるので、どの様な素子とでも
接続可能であり、極めて汎用性が高いという効果がある
。
図はＴＴＬレベルバッファの入出力特性図、第４図はヒ
ステリシスバッファの入出力特性図、図中、ｖＣＣ・・
・・・・電源電圧レベル、１・・・・・・端子、２゜２
’ 、３．３’ 、４．４’ ・・・・・・トランスフ
ァーゲート、５，５′・・・・・・電源電圧の１／２に
しきい値のある入力バッファ回路、６，６′・・・・・
・ＴＴＬレベル人カ入力フ７回ｉ、７．７′・・・・・
・ヒステリシス入力バッファ回路、８・・・・・・入力
バッファ回路選択回路、９・・・・・・内部回路。
ステリシスバッファの入出力特性図、図中、ｖＣＣ・・
・・・・電源電圧レベル、１・・・・・・端子、２゜２
’ 、３．３’ 、４．４’ ・・・・・・トランスフ
ァーゲート、５，５′・・・・・・電源電圧の１／２に
しきい値のある入力バッファ回路、６，６′・・・・・
・ＴＴＬレベル人カ入力フ７回ｉ、７．７′・・・・・
・ヒステリシス入力バッファ回路、８・・・・・・入力
バッファ回路選択回路、９・・・・・・内部回路。
Claims (1)
- 外部からの信号を受ける端子と、前記端子に接続され論
理しきい値の異なる複数の入力バッファ回路と、前記複
数の入力バッファ回路のうち一つを選択する選択回路と
を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339681A JPH03198370A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339681A JPH03198370A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198370A true JPH03198370A (ja) | 1991-08-29 |
Family
ID=18329789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339681A Pending JPH03198370A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198370A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525840U (ja) * | 1991-09-12 | 1993-04-02 | 日本電気株式会社 | 集積回路の入力回路 |
-
1989
- 1989-12-26 JP JP1339681A patent/JPH03198370A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525840U (ja) * | 1991-09-12 | 1993-04-02 | 日本電気株式会社 | 集積回路の入力回路 |
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