JPH0525840U - 集積回路の入力回路 - Google Patents

集積回路の入力回路

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JPH0525840U
JPH0525840U JP7345091U JP7345091U JPH0525840U JP H0525840 U JPH0525840 U JP H0525840U JP 7345091 U JP7345091 U JP 7345091U JP 7345091 U JP7345091 U JP 7345091U JP H0525840 U JPH0525840 U JP H0525840U
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JP
Japan
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circuit
buffer circuit
input
threshold voltage
signal
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Application number
JP7345091U
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孝行 木村
明彦 磯目
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】 【目的】スレシホールド電圧の不整合をバッファ回路を
外部に設けずに整合させる。 【構成】集積回路ＬＳＩは複数の同一回路を実装し、入
力回路（１）１は第１のバッファ回路１１と第２のバッ
ファ回路１２とを有しその出力信号を選択回路１３で選
択している。即ち入力信号１０１は第１のバッファ回路
１１と第２のバッファ回路１２とに入力され、その出力
信号の何れかが選択信号１０３により選択回路１３で選
択され出力信号１０２として内部回路へ入力される。第
１のバッファ回路１１のスレシホールド電圧はＣＭＯＳ
系のスレシホールド電圧に、第２のバッファ回路１２は
ＴＴＬ系のスレシホールド電圧にそれぞれ設定されてい
る。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は集積回路の入力回路に関する。
【０００２】
【従来の技術】
従来、この種の集積回路の入力回路は、入力信号に対する動作条件として固有 の規格が定められている。例えば、スレシホールド電圧（この場合、入力信号の ＬＯＷレベルを検出できる限界の電圧をいう）についても同様であるが、ＣＭＯ Ｓ系集積回路はＴＴＬ系より一般に高いスレシホールド電圧が規格となっている 。
【０００３】
【考案が解決しようとする課題】
以上説明したように従来例では、入力信号に対するスレシホールド電圧は固定 されているので、若し前置回路とのインタフェース上これが整合しない場合は、 バッファ回路を別に設けねばならないという問題がある。この整合しない例とし ては、ＣＭＯＳレベルの入力信号に対し、ＴＴＬ系のスレシホールド電圧を持つ 入力回路を使用する場合、レベル的には使用することができるが、入力信号が負 荷容量などの影響でパルスの立下がりが傾斜すると、その出力信号はＨＩＧＨレ ベルの時間が延びてしまうという問題がある。
【０００４】
【課題を解決するための手段】
本考案の集積回路の入力回路は、入力信号に対し第１のスレシホールド電圧を 有する第１のバッファ回路と、前記入力信号に対し第２のスレシホールド電圧を 有する第２のバッファ回路と、前記第１のバッファ回路と前記第２のバッファ回 路との何れかの出力信号を外部からの選択信号により選択し内部回路へ入力する 選択回路とを備えている。
【０００５】
【実施例】 次に本考案の一実施例について図を参照して説明する。図１は本実施例の回路 構成を示すブロック図である。集積回路ＬＳＩは複数の同一回路を実装し、入力 回路（１）１は第１のバッファ回路１１と第２のバッファ回路１２とを有しその 出力信号を選択回路１３で選択している。即ち入力信号１０１は第１のバッファ 回路１１と第２のバッファ回路１２とに入力され、その出力信号の何れかが選択 信号１０３により選択回路１３で選択され出力信号１０２として内部回路へ入力 される。第１のバッファ回路１１のスレシホールド電圧はＣＭＯＳ系のスレシホ ールド電圧に、第２のバッファ回路１２はＴＴＬ系のスレシホールド電圧にそれ ぞれ設定されている。入力回路（２）２以下についても同様の構成である。
【０００６】 図２は入力信号１０１のオフ時の立下がり波形を示し、負荷容量などの影響で 波形が傾斜した場合である。又、ＣＭＯＳ系のスレシホールド電圧とＴＴＬ系の スレシホールド電圧を図中に示したが、ａ、ｂ点は入力信号１０１の立下がり時 点からＬＯＷレベルを検出するまでのそれぞれの時間を示している。即ちこの場 合はＣＭＯＳ系のスレシホールド電圧側を選択することによってＨＩＧＨレベル の延び時間をａからｂへと小さくすることができる。
【０００７】
【考案の効果】
以上説明したように本考案は、スレシホールド電圧を選択できるので、別にバッ ファ回路を設けることなしに、前置回路との整合をとるこができる。このため入 力信号のＨＩＧＨレベルの延びなどのパルス歪を軽減する効果がある。
【図面の簡単な説明】
【図１】本実施例の回路構成を示すブロック図である。
【図２】本実施例における入力信号の波形図である。
【符号の説明】
１，２，３ 入力回路 １１ 第１のバッファ回路 １２ 第２のバッファ回路 １３ 選択回路

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 入力信号に対し第１のスレシホールド電
    圧を有する第１のバッファ回路と、前記入力信号に対し
    第２のスレシホールド電圧を有する第２のバッファ回路
    と、前記第１のバッファ回路と前記第２のバッファ回路
    との何れかの出力信号を外部からの選択信号により選択
    し内部回路へ入力する選択回路とを備えることを特徴と
    する集積回路の入力回路。
JP7345091U 1991-09-12 1991-09-12 集積回路の入力回路 Pending JPH0525840U (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57138220A (en) * 1981-02-20 1982-08-26 Hitachi Ltd Data input equipment for logical circuit
JPH02146815A (ja) * 1988-11-28 1990-06-06 Mitsubishi Electric Corp 半導体集積回路の入力回路
JPH03198370A (ja) * 1989-12-26 1991-08-29 Nec Corp 半導体集積回路

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Effective date: 19971021