JPH0319977B2 - - Google Patents
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- Publication number
- JPH0319977B2 JPH0319977B2 JP59081746A JP8174684A JPH0319977B2 JP H0319977 B2 JPH0319977 B2 JP H0319977B2 JP 59081746 A JP59081746 A JP 59081746A JP 8174684 A JP8174684 A JP 8174684A JP H0319977 B2 JPH0319977 B2 JP H0319977B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- directory
- virtual
- lvs
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は仮想記憶システムにおける仮想記憶制
御方式に係り、特にハードウエアで実記憶装置と
仮想記憶の主たる管理を行う仮想記憶方式に関す
るものである。
御方式に係り、特にハードウエアで実記憶装置と
仮想記憶の主たる管理を行う仮想記憶方式に関す
るものである。
仮想記憶システムでは、通常ページテーブルや
セグメントテーブルと呼ばれる実記憶装置（RS）
と仮想記憶（VS）の対応関係を管理するテーブ
ルを持ち、それらを使うことによつて仮想記憶上
のアドレス（仮想アドレス）から実記憶装置上の
アドレス（実アドレス）へのアドレス変換を行つ
ている。このテーブルの管理は、従来オペレーテ
イングシステム（OS）がRSとVSの両方を意識
することにより行つていたが、これをフアームウ
エア化し、ソフトウエアでの意識をVSに限つた
のが、例えば１レベルアドレツシング方式と呼ば
れるような仮想記憶制御方式である。この方式は
ソフトウエアが意識するアドレス空間が単一の仮
想アドレス空間であるため、例えば24ビツトのア
ドレス空間下で動作することを前提としている既
存プログラムとの互換を保持する限り、24ビツト
のアドレス空間以上にVSの容量を拡張すること
は困難である。
セグメントテーブルと呼ばれる実記憶装置（RS）
と仮想記憶（VS）の対応関係を管理するテーブ
ルを持ち、それらを使うことによつて仮想記憶上
のアドレス（仮想アドレス）から実記憶装置上の
アドレス（実アドレス）へのアドレス変換を行つ
ている。このテーブルの管理は、従来オペレーテ
イングシステム（OS）がRSとVSの両方を意識
することにより行つていたが、これをフアームウ
エア化し、ソフトウエアでの意識をVSに限つた
のが、例えば１レベルアドレツシング方式と呼ば
れるような仮想記憶制御方式である。この方式は
ソフトウエアが意識するアドレス空間が単一の仮
想アドレス空間であるため、例えば24ビツトのア
ドレス空間下で動作することを前提としている既
存プログラムとの互換を保持する限り、24ビツト
のアドレス空間以上にVSの容量を拡張すること
は困難である。
本発明の目的は、前記の如き従来の問題点を除
去するものであり、動作するアドレス空間の大き
さに制限を有する既存プログラムの動作を保証し
たつつ、しかもハードウエア及びソフトウエアの
変更量を最小にして、仮想記憶容量及び実記憶容
量の拡張ができるという効果を有する仮想記憶制
御方式を提供することにある。
去するものであり、動作するアドレス空間の大き
さに制限を有する既存プログラムの動作を保証し
たつつ、しかもハードウエア及びソフトウエアの
変更量を最小にして、仮想記憶容量及び実記憶容
量の拡張ができるという効果を有する仮想記憶制
御方式を提供することにある。
この発明の特徴とするところは、RSとVSとの
対応関係を管理するデイレクトリと、VSとをそ
れぞれ任意の大きさに分割する機構、分割された
VSの各々と分割されたデイレクトリの各々をそ
れぞれ論理仮想空間（LVS）、LVS用デイレクト
リと称するときそれらを認識する機構、認識した
LVS用デイレクトリを使つてLVS上のアドレス
（論理仮想アドレス）からRS上のアドレス（実ア
ドレス）へのアドレス変換を行う機構、及びある
LVS用デイレクトリの内容を他LVS用デイレク
トリに複写する機構を設け、１つ以上の記憶保護
キーを持つ０番地から始まる複数かつ任意の容量
を持つ論理仮想空間をVS上に生成することによ
り、ハードウエアでRSとVSの主たる管理を行う
ことによつてソフトウエアでのRSの管理をなく
した仮想記憶制御方式において、動作するアドレ
ス空間の大きさに制限を有する既存プログラムの
動作を保証しつつ、仮想記憶容量及び実記憶容量
の拡張を可能にするところにある。
対応関係を管理するデイレクトリと、VSとをそ
れぞれ任意の大きさに分割する機構、分割された
VSの各々と分割されたデイレクトリの各々をそ
れぞれ論理仮想空間（LVS）、LVS用デイレクト
リと称するときそれらを認識する機構、認識した
LVS用デイレクトリを使つてLVS上のアドレス
（論理仮想アドレス）からRS上のアドレス（実ア
ドレス）へのアドレス変換を行う機構、及びある
LVS用デイレクトリの内容を他LVS用デイレク
トリに複写する機構を設け、１つ以上の記憶保護
キーを持つ０番地から始まる複数かつ任意の容量
を持つ論理仮想空間をVS上に生成することによ
り、ハードウエアでRSとVSの主たる管理を行う
ことによつてソフトウエアでのRSの管理をなく
した仮想記憶制御方式において、動作するアドレ
ス空間の大きさに制限を有する既存プログラムの
動作を保証しつつ、仮想記憶容量及び実記憶容量
の拡張を可能にするところにある。
次に本発明の実施例につき、図面を用いて詳細
に説明する。
に説明する。
第１図は、本発明におけるデイレクトリを示し
た図であり、各LVSの大きさを16MB（即ち、24
ビツトアドレスで示され得る大きさ）固定にした
例である。
た図であり、各LVSの大きさを16MB（即ち、24
ビツトアドレスで示され得る大きさ）固定にした
例である。
VSはLVSoからLVSnよりなつていることを示
す。
す。
本発明におけるデイレクトリ１はLVSのそれ
ぞれに対応するLVS用デイレクトリ２からなり、
それぞれのLVS用デイレクトリ２は4Kバイトの
メモリエリア対応に設けられた複数のデイレクト
リエントリ３からなる。ここで4Kバイトのメモ
リエリアをページと称する。デイレクトリエント
リ３はRS上のページ番号を記憶するページアド
レスフイールド５を持つ。
ぞれに対応するLVS用デイレクトリ２からなり、
それぞれのLVS用デイレクトリ２は4Kバイトの
メモリエリア対応に設けられた複数のデイレクト
リエントリ３からなる。ここで4Kバイトのメモ
リエリアをページと称する。デイレクトリエント
リ３はRS上のページ番号を記憶するページアド
レスフイールド５を持つ。
各LVSとVSの対応付けはLVS番号によつて行
い、LVSの切り換えはOSが発行するLVS番号を
指定した論理仮想空間切り換え用特権命令によ
る。実行中のLVSの番号はレジスタ６上に記憶
される。
い、LVSの切り換えはOSが発行するLVS番号を
指定した論理仮想空間切り換え用特権命令によ
る。実行中のLVSの番号はレジスタ６上に記憶
される。
OSのスーパバイザ部はLVS番号が０のLVS上
で動作し、スーパバイザの基本部分に対応するデ
イレクトリエントリはデイレクトリ複写用特権命
令により他の全てのLVS用デイレクトリの同じ
相対位置のデイレクトリエントリに複写され、各
LVSで動作するプログラムとスーパバイザとの
連絡が密になるよう制御される。第２図は、本発
明におけるデイレクトリ複写用特権命令を示し、
第３図はその命令に従う処理を示す。LVS番号
が０のLVS上のページLooからLomに対応する
デイレクトリDooからDomの内容を他の全ての
LVS用デイレクトリのデイレクトリエントリDno
からDnmに複写するときの例を示す。
で動作し、スーパバイザの基本部分に対応するデ
イレクトリエントリはデイレクトリ複写用特権命
令により他の全てのLVS用デイレクトリの同じ
相対位置のデイレクトリエントリに複写され、各
LVSで動作するプログラムとスーパバイザとの
連絡が密になるよう制御される。第２図は、本発
明におけるデイレクトリ複写用特権命令を示し、
第３図はその命令に従う処理を示す。LVS番号
が０のLVS上のページLooからLomに対応する
デイレクトリDooからDomの内容を他の全ての
LVS用デイレクトリのデイレクトリエントリDno
からDnmに複写するときの例を示す。
OPコードは複写を指示するコードが入り、オ
ペランド１にはデイレクトリの０番からオペラン
ド２にはデイレクトリのｍ番までであることが示
され、オペランド３には論理仮想空間の０番のデ
イレクトリであることが示される。この命令が発
行されると制御プログラムは論理空間０番の０か
らｍまでのデイレクトリを読み出し、これを他の
論理空間の０からｍまでのデイレクトリに書き込
む処理を行なう。
ペランド１にはデイレクトリの０番からオペラン
ド２にはデイレクトリのｍ番までであることが示
され、オペランド３には論理仮想空間の０番のデ
イレクトリであることが示される。この命令が発
行されると制御プログラムは論理空間０番の０か
らｍまでのデイレクトリを読み出し、これを他の
論理空間の０からｍまでのデイレクトリに書き込
む処理を行なう。
第３図は複写が終了した状態を示す。デイレク
トリ１は本実施例ではRS４の特定のエリアに格
納されている。これは専用のローカルメモリを設
け、そこに格納する方式でもよい。論理仮想空間
LVSoに対応するデイレクトリのDooからDomは
すべての他の論理仮想空間LVSnのDnoからDnm
までに複写される。従つて、各LVSにいおてDno
からDnmまでのアドレスでメモリアクセスが行
なわれるときはどのLVSであつてもRS上のMoo
からMomのエリアがアクセスされることになる。
トリ１は本実施例ではRS４の特定のエリアに格
納されている。これは専用のローカルメモリを設
け、そこに格納する方式でもよい。論理仮想空間
LVSoに対応するデイレクトリのDooからDomは
すべての他の論理仮想空間LVSnのDnoからDnm
までに複写される。従つて、各LVSにいおてDno
からDnmまでのアドレスでメモリアクセスが行
なわれるときはどのLVSであつてもRS上のMoo
からMomのエリアがアクセスされることになる。
第４図は、本発明におけるアドレス変換とその
動作を示したものの一例であり、論理仮想アドレ
スＡが、デイレクトリエントリ３によつて実アド
レスＢに対応付けられているときの例を示したも
のである。第５図は、このようなアドレス変換を
遂行するアドレス変換部のハードウエアを示した
ものであり、以下この動作を説明する。アドレス
レジスタ８は論理仮想アドレスを入れるレジスタ
であり、このレジスタは12ビツトのページフイー
ルド９と12ビツトの変位フイールド１０から構成
され、アドレスレジスタ１２は仮想アドレスを入
れるレジスタであり、このアドレスは19ビツトの
ページフイールド１３としてビツトの変位フイー
ルド１４から構成される。論理仮想アドレスから
実アドレスへのアドレス変換は、まず前記したレ
ジスタ６に格納されているOSが発行した論理仮
想空間切り換え用特権命令で指定されたLVS番
号11とアドレスレジスタ８のページフイールド
９、及び変位フイールド１０を接合してアドレス
レジスタ１２に31ビツトの仮想アドレスを得る。
次にアドレスレジスタ１２のページフイールド１
３の下位に２ビツトの“０”を付加し、それにレ
ジスタ１５が示すデイレクトリ１の先頭アドレス
を加算することによりデイレクトリエントリ１６
のアドレスを得る。このデイレクトリエントリ１
６のページアドレスフイールド５を読み出しレジ
スタ１７上でその下位にアドレスレジスタ１２の
変位フイールド１４を接合して31ビツトの実アド
レスを得る。
動作を示したものの一例であり、論理仮想アドレ
スＡが、デイレクトリエントリ３によつて実アド
レスＢに対応付けられているときの例を示したも
のである。第５図は、このようなアドレス変換を
遂行するアドレス変換部のハードウエアを示した
ものであり、以下この動作を説明する。アドレス
レジスタ８は論理仮想アドレスを入れるレジスタ
であり、このレジスタは12ビツトのページフイー
ルド９と12ビツトの変位フイールド１０から構成
され、アドレスレジスタ１２は仮想アドレスを入
れるレジスタであり、このアドレスは19ビツトの
ページフイールド１３としてビツトの変位フイー
ルド１４から構成される。論理仮想アドレスから
実アドレスへのアドレス変換は、まず前記したレ
ジスタ６に格納されているOSが発行した論理仮
想空間切り換え用特権命令で指定されたLVS番
号11とアドレスレジスタ８のページフイールド
９、及び変位フイールド１０を接合してアドレス
レジスタ１２に31ビツトの仮想アドレスを得る。
次にアドレスレジスタ１２のページフイールド１
３の下位に２ビツトの“０”を付加し、それにレ
ジスタ１５が示すデイレクトリ１の先頭アドレス
を加算することによりデイレクトリエントリ１６
のアドレスを得る。このデイレクトリエントリ１
６のページアドレスフイールド５を読み出しレジ
スタ１７上でその下位にアドレスレジスタ１２の
変位フイールド１４を接合して31ビツトの実アド
レスを得る。
本例は、LVSの容量を16MB固定とし、RSの
容量を2GBにした例であるが、LVSの容量を
16MB以上にすること、及びRSの容量を2GB以
上にすることは、アドレスレジスタの拡張とデイ
レクトリの変更によつて容易に行うことができ
る。なお、デイレクトリは本例のごとく、実記憶
上にある必要はない。
容量を2GBにした例であるが、LVSの容量を
16MB以上にすること、及びRSの容量を2GB以
上にすることは、アドレスレジスタの拡張とデイ
レクトリの変更によつて容易に行うことができ
る。なお、デイレクトリは本例のごとく、実記憶
上にある必要はない。
以上述べた如き構成であるから、本発明により
次の如き効果が得られる。
次の如き効果が得られる。
ハードウエアで実記憶装置と仮想記憶の主たる
管理を行うことによつてソフトエアの実記憶装置
の管理をなくした仮想記憶制御方式において、動
作するアドレス空間の大きさに制限を有する既存
プログラムの動作を保証しつつ、既存プログラム
が動作しうる最大アドレス空間の容量を越える仮
想記憶及び実記憶の拡張が、最小のハードウエア
及びソフトウエア修正で達成できる。
管理を行うことによつてソフトエアの実記憶装置
の管理をなくした仮想記憶制御方式において、動
作するアドレス空間の大きさに制限を有する既存
プログラムの動作を保証しつつ、既存プログラム
が動作しうる最大アドレス空間の容量を越える仮
想記憶及び実記憶の拡張が、最小のハードウエア
及びソフトウエア修正で達成できる。
第１図は、本発明におけるデイレクトリの一実
施例を示すシステム構成図、第２図は、本発明の
一実施例を示す命令語の構成を示す図、第３図
は、本発明のデイレクトリを説明するための概略
構成図、第４図は、本発明の一実施例におけるア
ドレス変換とその動作を説明するための概略構成
図、第５図は本発明の一実施例を示すブロツク図
である。 １…デイレクトリ、２…論理仮想空間（LVS）
用デイレクトリ、３…デイレクトリエントリ、５
…ページアドレスフイールド、６，８，１２，１
５，１７…レジスタ、７…論理仮想空間
（LVS）、９，１３…ページフイールド、１０，
１４…変位フイールド、１１…論理仮想空間番号
（LVS＃）、Loo，Lom…ページ、OP１，OP２，
OP３…オペランド、ｎ…論理仮想空間の数（１，
２，…）ｍ…ページ番号（１，２，…）。
施例を示すシステム構成図、第２図は、本発明の
一実施例を示す命令語の構成を示す図、第３図
は、本発明のデイレクトリを説明するための概略
構成図、第４図は、本発明の一実施例におけるア
ドレス変換とその動作を説明するための概略構成
図、第５図は本発明の一実施例を示すブロツク図
である。 １…デイレクトリ、２…論理仮想空間（LVS）
用デイレクトリ、３…デイレクトリエントリ、５
…ページアドレスフイールド、６，８，１２，１
５，１７…レジスタ、７…論理仮想空間
（LVS）、９，１３…ページフイールド、１０，
１４…変位フイールド、１１…論理仮想空間番号
（LVS＃）、Loo，Lom…ページ、OP１，OP２，
OP３…オペランド、ｎ…論理仮想空間の数（１，
２，…）ｍ…ページ番号（１，２，…）。
Claims (1)
- １ 実記憶装置と仮想記憶をページ単位で管理す
るためのデイレクトリをもち、該デイレクトリを
参照することによつて仮想アドレスから実アドレ
スへのアドレス変換を行う仮想記憶制御方式にお
いて、単一の仮想記憶をそれぞれ０番地から始ま
る複数の論理仮想空間に分割し、前記論理仮想空
間を識別する情報と前記論理仮想空間上のアドレ
スに基づいて前記単一の仮想記憶に対応するデイ
レクトリを参照することにより前記論理仮想空間
上のアドレスから実記憶装置上のアドレスへのア
ドレス変換を行うことを特徴とする仮想記憶制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081746A JPS60225950A (ja) | 1984-04-25 | 1984-04-25 | 仮想記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081746A JPS60225950A (ja) | 1984-04-25 | 1984-04-25 | 仮想記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225950A JPS60225950A (ja) | 1985-11-11 |
| JPH0319977B2 true JPH0319977B2 (ja) | 1991-03-18 |
Family
ID=13754998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081746A Granted JPS60225950A (ja) | 1984-04-25 | 1984-04-25 | 仮想記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225950A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162162A (en) * | 1981-03-27 | 1982-10-05 | Fujitsu Ltd | Multiplex virtual space data processing system |
-
1984
- 1984-04-25 JP JP59081746A patent/JPS60225950A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225950A (ja) | 1985-11-11 |
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