JPH03200074A - 狭パルス幅検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、任意の設定時間より福の狭いパルス（狭パル
スという）を検出する回路、いわゆる狭パルス幅検出回
路に関する。

〈従来の技術〉 遅延素子を用いた狭パルス幅検出回路については本願出
願人による特願昭６３　５４２７５号「狭パルス幅検出
回路」に詳しく記載されている。

この狭パルス幅検出回路を簡単に説明すれば次の通りで
ある。第５図はその構成図、第６図は動作説明のための
タイムチャートである。可変遅延素子１０に遅延時間設
定用のデータＤＡＴＡを与えて必要な時間（この時間を
比較時間という）だけ入力信号ＩＮを遅延する。比較時
間発生部１１は、入力信号ＩＮの立ち上がりから前記遅
延された入力信号の立ち上がりまでの間ＨＩＧＨレベル
となる信号ＦＴを生成する。狭パルス検出部１２は残音
遅延補償用の遅延素子を通った入力信号の立ち上がりエ
ツジで前記信号ＦＴをラッチする。

このような構成で、入力信号ＩＮの立ち上がりから比較
時間Ｔ（ｊの間に入力信号が立ち上がった時には出力（
侠パルス検出部１２のラッチ１２１の出力）ＯＵＴがＨ
ＩＧＨレベルになる。すなわち、比較時間よりら幅の狭
いパルスが入力したときにはその立ち上がりのタイミン
グで出力信号ＯＵＴがＨＩＧＨになるものである。

〈発明が解決しようとする課題〉 しかしながら、このような従来の回路では、以下に説明
するように、逆極性（負極性）の極めて幅の狭いパルス
が入って来たときには、誤動作する場合がある。

第７図はその場合の様子を示すタイムチャートである。

この回路は前記信号ＦＴとＥＧの残留遅延を可変遅延素
子１１２によって補償しているか、この補償を極めて精
度よく行わないと図中の点線で示すような誤動作を起し
てしまう。この補償は、温度変化による各素子の遅延の
ばらつきなどを含めて考慮する必要があり、極めて困難
である。

本発明の目的は、このような点に鑑みてなされたもので
、従来例において述べたような誤動作を起さず、かつ遅
延素子を使用することによって高精度に狭パルスを検出
することのできる狭パルス幅検出回路を提供することに
ある。

く課題を解決するための手段〉 このような目的を達成するために、本発明では、外部デ
ータにより設定された所定の時間（’Ｉ’ｄ）だけ入力
信号（ＩＮ）を遅延して出力する遅延素子（２０）と、 前記入力信号（ＩＮ）の立ち上かりエツジでＬＯＷレベ
ルとなり、立ち下がりエツジでＨＩＧＨレベルになる信
号を生成するものであり、入力信号（ＩＮ）が前記遅延
素子（２０）で遅延される間にその入力信号が立ち下が
る場合には遅延素子（２０）から入力信号が送出された
後再び入力信号（ＩＮ）が立ち上がるまでの間は出力信
号をＨＴＧＨレベル状態に保持するように構成されたエ
ツジ検出部（２１）と、 このエツジ検出部（２１）の出力信号の状態を前記可変
遅延素子（２０）を経由した入力信号（ＩＮ）の立ち上
がりでラッチする狭パルス検出部（２２） を具備したことを特徴とする。

〈作用〉 エツジ検出部（２１）では、入力信号（ＩＮ）の立ち上
かりエツジでＬＯＷレベルとなり、立ち下がりエツジで
ＨＩＧＨレベルになる信号を生成するか、入力信号（Ｉ
Ｎ）が遅延素子（２０）で遅延される間にその入力信号
が立ち下がる場合には遅延素子（２０）から入力信号が
送出された後再び入力信号（ＩＮ）が立ち上がるまでの
間は出力信号をＨＩＧＨレベル状態に保持するようにし
て、逆極性の極めて狭いパルス幅の入力信号の出力への
影響を防止した。

〈実施例〉 以下図面を参照して本発明の詳細な説明する。

第１図は本発明に係る狭パルス幅検出回路の原理構成図
である。図において、２０は外部データにより遅延時間
（比較時間）の設定ができる可変遅延素子であり、入力
信号を、設定された所定の時間だけ遅延して出力する。

２１はエツジ検出部であり、入力信号の立ち上がりエツ
ジでＬＯＷレベル、立ち下がりエツジでＨＩＧＨレベル
になる信号を生成するが、可変遅延素子１の出力に基づ
き、入力信号がその立ち上がりから比較時間以内に立ち
下がる場合には比較時間終了後に入力信号が立ち上がる
までの間ＨＩ　ＧＨｆｌ：態を保持する。

２２は狭パルス検出部であり、エツジ検出部２１の出力
と可変遅延素子２０の出力を受け、入力信号の立ち上が
りエツジから比較時間経過後におけるエツジ検出信号の
状態をラッチするものである。なお、比較時間の間に立
ち上がりエツジがあった場合すなわち比較時間よりも幅
の狭いパルスがあった場合には、エツジ検出信号はＨＩ
ＧＨになっているので、出力ＯＵＴもＨＩＧＨである。

第２図に各部の詳細な構成を示す、エツジ検出部２１に
おいて、２１１，２１２，２１３はそれぞれエツジトリ
ガ型のフリップフロッグ（Ｄ−ＦＦ）であり、第１のＤ
−ＦＦ２１１のタロツク入力端には入力ハック７２３の
非反転出力が入力され、第２のＤ−ＦＦ２１２のクロッ
ク入力端には入力へ／ファ２３の反転出力が入力され、
第３のＤ−ＦＦ２１３のタロツク入力端には遅延素子２
０を介した入力バッファ２３の非反転出力が入力されて
いる。

また、第１のＤ−ＦＦ２１１のＤ入力端には第２のＤ−
ＦＦ２１２の反転出力Ｑが入力され、第２のＤ−ＦＦ２
１２には第１のＤ−ＦＦ２１１の非反転出力Ｑか入力さ
れている。

更に、第３のＤ−ＦＦ２１３のＤ入力端には第１のＤ−
ＦＦ２１１の非反転出力Ｑが入力されている。

なお、３つのＤ−ＦＦはクリア信号により共通にリセッ
トされるようになっている。

２１４はエクスクル−シブ・ノア・ゲートであり、第１
および第２のＤ−ＦＦの出力の排他的論理和を求め、そ
れを反転した論理１２号ＥＤを出力する。

狭パルス検出部２２としてはＤ−ＦＦが使用され、その
タロツク入力端には遅延素子２０の出方が入力され、ま
たＤ入力端にはエクスクル−シブ・ノア・ゲート２１４
の出力が入力されている。

このような構成における動作を第３図のタイムチャート
を参照して次に説明する。初期状態では各Ｄ−ＦＦ２１
１，２１２，２１３はリセットされている。可変遅延素
子２ｏは、入力信号ＩＮを比較時間Ｔｄだけ遅延させた
遅延信号ＤＬを作る。

エツジ検出部２１の動作は次の通りである。入力信号Ｉ
Ｎと遅延信号ＤＬが与えられるが、ＤＦＦ２１１の出力
Ｑは入力信号ＩＮの立上がりのときにその状態が反転す
るく第３図に示す■、■、■の時点）。なお、立ち上が
りがらＴｄの間に次の立ち上がりが来たときは、出力Ｑ
の状態は反転しない（■）。

Ｄ−ＦＦ２１３には、Ｉ）−ＦＦ２１１のこのようなＱ
出力信号を入力信号ＩＮの立ち下がりでランチする。そ
して、エクスクル−シブ・ノア・ゲ−ｌ−２１，４では
、Ｉ）−ＦＦ２１１と２１３の出力のエクスクル−シダ
・オアをとり、それを反転して出力する。これにより第
３図の（ｆ＞に示すようなエツジ検出信号ＥＤを得るこ
とができる。

このＥＤ信号は、第３図の時点■、■、■に示ずように
入力信号ＩＮの立ち上がりでＬＯＷになり、時点■、■
に示すように立ち下がりでＨＩＧトＩになる。たたし、
立ち上がりからＴｄの間に立ち下がりかあった場合には
、比較時間Ｔｄの経過後入力信号ＩＮの立ち上がり（第
３図の時点■）まではＨＩＧＨレベルを保持する。すな
わち、Ｔｄの間にもう一度入力信号ＩＮの立ち上がりが
あってもエツジ検出信号ＥＤはＬＯＷにはならない。

遅延信号ＤＬの立ち上がりでエツジ検出信号ＥＤがＨＩ
　Ｇ　Ｈであれば、入力信号ＩＮの立ち上がりから比較
時間Ｔｄの間にＩＮの立ち上がりがあったことになる。

すなわち、比較時間Ｔｄよりも狭い幅のパルスが来たこ
とになる。

したがって、エツジ検出信号ＥＤを遅延信号ＤＬの立ち
上がりでランチする信号ＯＵＴは、次のようになる。第
３図の時点■での入力信号ＩＮの立ち上がりからＴｄの
間には、立ち下かりがないので、時点■の遅延信号ＤＬ
の立ち上がりでエツジ検出信号ＥＤはＬＯＷレベルであ
る。すなわち、■の時点では出力ＯＵＴはＬＯＷレベル
のままである。しかしながら、時点■の入力信号ＩＮの
立ち上がりからＴｄ時間が経過する間に入力信号ＩＮの
立ち下がりかあった場合（時点■）には、エツジ検出信
号ＥＤがＨＩＧＨレベルとなり、その後の遅延時間ＤＬ
の立ち上がりの時点■ではエツジ検出信号ＥＤはＨＩＧ
Ｈレベルが維持されているため、時点■での出力ＯＵＴ
はＨＩＧＨレベルになる。これにより狭パルスが検出さ
れる。

第４図に逆極性の極めて幅の狭いパルスが入力した場合
のタイムチャートを示す。Ｄ−ＦＦ２１３の出力Ｑは入
力信号ＩＮの幅の狭いパルス入力の時点では反転せず、
したかってＬＯＷレベルが持続する。そしてその後の遅
延信号ＤＬの立ち上がりの時点ではエツジ検出信号ＥＤ
がＬＯＷレベルとなっていて、そのため入力信号ＩＮに
幅の狭いパルスがあっても出力ＯＵＴはＬＯＷレベルの
ままとなっている。

このように逆極性の幅の狭いパルスの入力に対しては誤
動作の起こらないパルス検出回路を実現することができ
る。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、従来例の
回路で起きたような逆極性の極めて幅の狭いパルスによ
る誤動作は起こらず、また、環境の影響を受けにくい遅
延線を使用することによって高精度に比較時間を決定で
きるという利点を損なわないという効果がある。

【図面の簡単な説明】

第１図は本発明に係る狭パルス幅検出回路の原理構成図
、第２図は各部の詳細な構成を示す実施例構成図、第３
図および第４図は動作を説明するためのタイムチャート
、第５図は従来の狭パルス幅検出回路の一例を示す構成
図、第６図および第７図は第５図の回路の動作を説明す
るためのタイムチャートである。 ２０・・・可変遅延素子、２１・・・エツジ検出部、２
２・・・狭パルス検出部、２３・・・入力バッファ、２
１１．２１２，２１３・・・Ｄ型フリップフロップ、２
１４・・・エクスクル−シブ・ノア・ゲート。

Claims (1)

1. 【特許請求の範囲】 外部データにより設定された所定の時間（Ｔｄ）だけ入
   力信号（ＩＮ）を遅延して出力する遅延素子（２０）と
   、 前記入力信号（ＩＮ）の立ち上がりエッジでＬＯＷレベ
   ルとなり、立ち下がりエッジでＨＩＧＨレベルになる信
   号を生成するものであり、入力信号（ＩＮ）が前記遅延
   素子（２０）で遅延される間にその入力信号が立ち下が
   る場合には遅延素子（２０）から入力信号が送出された
   後再び入力信号（ＩＮ）が立ち上がるまでの間は出力信
   号をＨＩＧＨレベル状態に保持するように構成されたエ
   ッジ検出部（２１）と、 このエッジ検出部（２１）の出力信号の状態を前記可変
   遅延素子（２０）を経由した入力信号（ＩＮ）の立ち上
   がりでラッチする狭パルス検出部（２２） を具備し、狭パルス検出部（２２）の出力により前記遅
   延時間幅より短い幅の狭パルス入力を検出することがで
   きるようにしたことを特徴とする狭パルス幅検出回路。