JPH0320073A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0320073A JPH0320073A JP1155431A JP15543189A JPH0320073A JP H0320073 A JPH0320073 A JP H0320073A JP 1155431 A JP1155431 A JP 1155431A JP 15543189 A JP15543189 A JP 15543189A JP H0320073 A JPH0320073 A JP H0320073A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体基板内にバイポーラトランジスタ
とＭＯＳトランジスタを形戚する半導体集積回路の製造
力法に関するものである。
とＭＯＳトランジスタを形戚する半導体集積回路の製造
力法に関するものである。
従来の技術
近年、半導体集積回路の高速化やアナログ・デジタル共
存機能が望まれ、バイポーラトランジスタとＣＭＯＳ（
相補型ＭＯＳ ）トランジスタを同一基板内に集積化し
たＢ １−ＣＭＯＳ集積回路が注目されている。
存機能が望まれ、バイポーラトランジスタとＣＭＯＳ（
相補型ＭＯＳ ）トランジスタを同一基板内に集積化し
たＢ １−ＣＭＯＳ集積回路が注目されている。
従来のＢ ｉ −ＣＭＯＳ 集積回路装置は第２図に
示すような構造をしてい′ｆｃ。以下、第２図を参照し
て従来のＢｉ−ＣＭＯＳ集積回路装置の構造とその製造
方法の一例について説明する。
示すような構造をしてい′ｆｃ。以下、第２図を参照し
て従来のＢｉ−ＣＭＯＳ集積回路装置の構造とその製造
方法の一例について説明する。
まず、ｎ型埋め込み領域２、２１及びｐ型埋め込み領域
３、３１が選択的に形成されたｐ型単結晶シリコン基板
１の上に比抵抗が１〜５，１；）ｃａＯｎ型シリコンエ
ピクキシャル層４ｔ形呟し、ｎ型埋め込み領域２、２１
の上にはこれにつながるｎウエル領域６を、ｔｆｃ％ｐ
型埋め込み領域３の上にはこれにつながる分離領域６を
形咬し、ｐ型埋め込み領域３１の上にはｐウエｐ領域７
を形代する。
３、３１が選択的に形成されたｐ型単結晶シリコン基板
１の上に比抵抗が１〜５，１；）ｃａＯｎ型シリコンエ
ピクキシャル層４ｔ形呟し、ｎ型埋め込み領域２、２１
の上にはこれにつながるｎウエル領域６を、ｔｆｃ％ｐ
型埋め込み領域３の上にはこれにつながる分離領域６を
形咬し、ｐ型埋め込み領域３１の上にはｐウエｐ領域７
を形代する。
さらに選択酸化法により、厚いシリコン酸化嘆８を成長
させ、素子間を分畔する。その後、選択酸化法により、
パイポーラトランジスタ領域にｎｐｎトランジスタのペ
ースエミッタ間分離酸化膜９を形成する。さらにゲート
酸化膜となる薄いシリコン酸化膜１０を形成し，この上
に熱拡敗により高濃度のリンをドープした多結晶シリコ
ン暎を第一の導電膜として選択的に形成してゲート電極
１１とする。次にｎ型不純物の拡散によりｎ ｐ ｎ
ｌ・ランジヌタのコＶクタウオール層１２を形戚し、さ
らにｐ型の不純物を選択的にイオン注入してべ一ス領域
１３とする。次にｎ型の不純物を選択・的にイオン注入
してｎチャネ７ｖＭＯＳトランジスタのｎ−ソース領域
１４及びｎ−ドレイン領域１１４とし、シリコン酸化膜
などによりゲート電極１１に何１壁１６を形成した後、
ｎ型の不純物を選択的にイオン注入してｎチャネノレＭ
ＯＳトランジスタのｎ＋ ソース領域１６及びｎ＋ ド
レイン領域１１６とすることにより、ｎチャネｉｖＭＯ
ｓ｝ランジヌタのＬＤＤ構造を形咬する。さらに、ｐ型
の不純物を選択的にイオン注入してｐチャネ／ｌ／ＭＯ
Ｓトランジスタのｐ＋ソース領域１７及びｐ＋ ドレイ
ン領域１１７を形成する。次に，砒素をドープした多結
晶シリコン膜を第二の導電膜として選択的に形成してエ
ミッタ電極１Ｂを形成する。エミツタ拡散層１９はエミ
ッタ電極１８からの砒素の拡散により形収される。
させ、素子間を分畔する。その後、選択酸化法により、
パイポーラトランジスタ領域にｎｐｎトランジスタのペ
ースエミッタ間分離酸化膜９を形成する。さらにゲート
酸化膜となる薄いシリコン酸化膜１０を形成し，この上
に熱拡敗により高濃度のリンをドープした多結晶シリコ
ン暎を第一の導電膜として選択的に形成してゲート電極
１１とする。次にｎ型不純物の拡散によりｎ ｐ ｎ
ｌ・ランジヌタのコＶクタウオール層１２を形戚し、さ
らにｐ型の不純物を選択的にイオン注入してべ一ス領域
１３とする。次にｎ型の不純物を選択・的にイオン注入
してｎチャネ７ｖＭＯＳトランジスタのｎ−ソース領域
１４及びｎ−ドレイン領域１１４とし、シリコン酸化膜
などによりゲート電極１１に何１壁１６を形成した後、
ｎ型の不純物を選択的にイオン注入してｎチャネノレＭ
ＯＳトランジスタのｎ＋ ソース領域１６及びｎ＋ ド
レイン領域１１６とすることにより、ｎチャネｉｖＭＯ
ｓ｝ランジヌタのＬＤＤ構造を形咬する。さらに、ｐ型
の不純物を選択的にイオン注入してｐチャネ／ｌ／ＭＯ
Ｓトランジスタのｐ＋ソース領域１７及びｐ＋ ドレイ
ン領域１１７を形成する。次に，砒素をドープした多結
晶シリコン膜を第二の導電膜として選択的に形成してエ
ミッタ電極１Ｂを形成する。エミツタ拡散層１９はエミ
ッタ電極１８からの砒素の拡散により形収される。
以上述べた従来の製造方法では、ＭＯＳトランジスタの
ゲート電極１１とｎｐｎトランジスタのエミッタ電極１
８の形成のために二種類の導電膜が必要であり、パター
ン形成も二度行う必要がある。１た、エミッタ電極１８
は，ｐチャネＡ／ＭＯＳ１・ランジスタのｐ＋ ソース
領域１７とｐ＋ ドレイン領域１１７を形１反した後に
形成されるために、ｎｐｎトランジスタのグラフトペー
スをｐチャネ／レＭＯＳＩ−ランジスタのｐ＋ ソー７
領域７及びドレイン領域１７と別個の工程で形成する必
要がある。１た、ｎｐｎトランジスタのベースエミツタ
分離膜９がシリコン酸化膜であるために、途中工程のシ
リコン酸化膜エッチング工程によ！ｌｌ膜減りする。
ゲート電極１１とｎｐｎトランジスタのエミッタ電極１
８の形成のために二種類の導電膜が必要であり、パター
ン形成も二度行う必要がある。１た、エミッタ電極１８
は，ｐチャネＡ／ＭＯＳ１・ランジスタのｐ＋ ソース
領域１７とｐ＋ ドレイン領域１１７を形１反した後に
形成されるために、ｎｐｎトランジスタのグラフトペー
スをｐチャネ／レＭＯＳＩ−ランジスタのｐ＋ ソー７
領域７及びドレイン領域１７と別個の工程で形成する必
要がある。１た、ｎｐｎトランジスタのベースエミツタ
分離膜９がシリコン酸化膜であるために、途中工程のシ
リコン酸化膜エッチング工程によ！ｌｌ膜減りする。
発明が解決しようとする課題
この様な従来の製造方法ではｉｖｆＯｓトランジスタの
ゲート電極として、熱拡散によりリンを高濃度にドープ
した低抵抗の多結晶シリコン嘆が必要であり、１たｎｐ
ｎ トランジスタのエミッタ電極としてはシャローで所
望の不純物デロファイｐを持つエミッタ拡散層の拡散源
とするために，適当な濃度の砒素をドープした多結晶シ
リコン膜が必要であるために二種類の多結晶シリコン嘆
を必要とし、１た、パターン形成も二度行う必要がある
ために工程が複雑になるという欠点を有していた。
ゲート電極として、熱拡散によりリンを高濃度にドープ
した低抵抗の多結晶シリコン嘆が必要であり、１たｎｐ
ｎ トランジスタのエミッタ電極としてはシャローで所
望の不純物デロファイｐを持つエミッタ拡散層の拡散源
とするために，適当な濃度の砒素をドープした多結晶シ
リコン膜が必要であるために二種類の多結晶シリコン嘆
を必要とし、１た、パターン形成も二度行う必要がある
ために工程が複雑になるという欠点を有していた。
筐た、多結晶シリコンからなるエミツタ電極は、ｐチャ
ネノレＭＯＳ トランジスタのｐ＋ ソース領域及びｐ
＋ ドレイン領域を形成した後に形成するためＫ，ｎｐ
ｎ｝ランジス・タのグラフトベースをｐチャネＡ／ＭＯ
Ｓトランジスタのｐ＋ ソーヌ領域及びｐ＋ ドレイン
領域の形戊と別個の工程で形戊する必要があるという欠
点を有していた。さらに、ｎｐｎ｝ランジヌクのベース
エミツタ間分離膜がシリコン酸化膜で形成されているた
め途中工程のシリコン酸化膜エッチング工程により膜減
りし、製造ばらつきにより極端に薄くなってペースエミ
ッタ間に逆方向パイアヌが加わった場合に強電界が加わ
りペースエミッタ間分離酸化膜へのホットエレクトロン
注入１・ラップが起こり、電流増幅率の変吻などの信頼
性上問題となる特性変動が生じやすく、筐た寄生容量が
増加するという欠点を有していた。
ネノレＭＯＳ トランジスタのｐ＋ ソース領域及びｐ
＋ ドレイン領域を形成した後に形成するためＫ，ｎｐ
ｎ｝ランジス・タのグラフトベースをｐチャネＡ／ＭＯ
Ｓトランジスタのｐ＋ ソーヌ領域及びｐ＋ ドレイン
領域の形戊と別個の工程で形戊する必要があるという欠
点を有していた。さらに、ｎｐｎ｝ランジヌクのベース
エミツタ間分離膜がシリコン酸化膜で形成されているた
め途中工程のシリコン酸化膜エッチング工程により膜減
りし、製造ばらつきにより極端に薄くなってペースエミ
ッタ間に逆方向パイアヌが加わった場合に強電界が加わ
りペースエミッタ間分離酸化膜へのホットエレクトロン
注入１・ラップが起こり、電流増幅率の変吻などの信頼
性上問題となる特性変動が生じやすく、筐た寄生容量が
増加するという欠点を有していた。
本発明はこのような上記従来の課題を解決するもので、
ゲート電極とエミッタ電極を同時に形成することにより
工程を簡略化し、ｎｐｎトランジスタのグヲフトベース
をｐチャネ／Ｉ／ＭＯＳトランジスタのソース及びドレ
イン領域の形成と同時にエミッタ電極をマスクに自己整
合的に形成することにより容易に外部ベース抵抗を低減
し、ｎｐｎトランジスタのペースエミッタ分離膜厚が途
中工程のシリコン酸化膜エッチング工程などにより減少
するのを防ぐことにより、信頼性上問題となるようなｎ
ｐｎ トランジスタの特性変動を抑制し、かつ寄生容量
の増加を抑制することを可能にする半導体集積回路の製
造方法を提供することを目的とする。
ゲート電極とエミッタ電極を同時に形成することにより
工程を簡略化し、ｎｐｎトランジスタのグヲフトベース
をｐチャネ／Ｉ／ＭＯＳトランジスタのソース及びドレ
イン領域の形成と同時にエミッタ電極をマスクに自己整
合的に形成することにより容易に外部ベース抵抗を低減
し、ｎｐｎトランジスタのペースエミッタ分離膜厚が途
中工程のシリコン酸化膜エッチング工程などにより減少
するのを防ぐことにより、信頼性上問題となるようなｎ
ｐｎ トランジスタの特性変動を抑制し、かつ寄生容量
の増加を抑制することを可能にする半導体集積回路の製
造方法を提供することを目的とする。
課題を解決するための手段
これらの課題を解決するために本発明の半導体集積回路
の製造方法は、薄い酸化膜と窒化嘆とを連続して成長し
第一の複合膜を設ける工程と、前記第一の複合膜を選択
的に除去して少なくともパイボーラトランジスタのベー
スとなる領域上に前記第一の複合膜を残留させる工程と
、前記第一の複合膜をマスクにして選択酸化して薄い酸
化膜を形成した後連続的に薄い多結晶シリコン膜を成長
し第二の複合膜を設ける工程と、パイポーラトランジス
タのベース形成領域上の前記第二の複合膜を選択的に除
去しｐ型或いはｎ型の不純物を選択的にドープしてペー
ス領域を形成する工程と、コレクタコンタクト領域上の
前記第二の複合膜を選択的に除去する工程と、エミッタ
形成領域上と前記コレクタコンタクト領域上の前記第一
の複合膜を選択的に除去して開口を形成する工程と、前
記開口からｎ型或いはｐ型の不純物をドープする工程と
、ｎ型或いはｐ型の不純物が高濃度にドープされた低抵
抗の多結晶シリコン膜１［長させ、前記多結晶シリコン
膜を選択的に除去してＭＯＳトランジスタのゲート電極
とパイ勝ラトランジスタのエミッタ電極及びコレクタ電
極とを同時に形戚する工程と、前記電極をマスクにして
ｐ型或いはｎ型の不純物を注入しＭＯＳトランジスタの
ソース領域及びドレイン領域とバイポーラトランジスタ
のグラフトペース領域とを同時に形成する工程とを有し
ている。
の製造方法は、薄い酸化膜と窒化嘆とを連続して成長し
第一の複合膜を設ける工程と、前記第一の複合膜を選択
的に除去して少なくともパイボーラトランジスタのベー
スとなる領域上に前記第一の複合膜を残留させる工程と
、前記第一の複合膜をマスクにして選択酸化して薄い酸
化膜を形成した後連続的に薄い多結晶シリコン膜を成長
し第二の複合膜を設ける工程と、パイポーラトランジス
タのベース形成領域上の前記第二の複合膜を選択的に除
去しｐ型或いはｎ型の不純物を選択的にドープしてペー
ス領域を形成する工程と、コレクタコンタクト領域上の
前記第二の複合膜を選択的に除去する工程と、エミッタ
形成領域上と前記コレクタコンタクト領域上の前記第一
の複合膜を選択的に除去して開口を形成する工程と、前
記開口からｎ型或いはｐ型の不純物をドープする工程と
、ｎ型或いはｐ型の不純物が高濃度にドープされた低抵
抗の多結晶シリコン膜１［長させ、前記多結晶シリコン
膜を選択的に除去してＭＯＳトランジスタのゲート電極
とパイ勝ラトランジスタのエミッタ電極及びコレクタ電
極とを同時に形戚する工程と、前記電極をマスクにして
ｐ型或いはｎ型の不純物を注入しＭＯＳトランジスタの
ソース領域及びドレイン領域とバイポーラトランジスタ
のグラフトペース領域とを同時に形成する工程とを有し
ている。
作 用
この構或により，ＭＯＳトランジスタのゲート電極とｎ
ｐｎ｝ヲンジヌタのエミッタ電極に低抵抗の多結晶シリ
コン膜が使え、ゲート電極とエミッタ電極を同時に形咬
することができるので工程が簡略化される。また、ｎｐ
ｚｘ｝ランジヌタのグラフトヘースをｐチャネ／ｌ／Ｍ
ＯＳトランジスタのｐ＋ソース領域とｐ＋ ドレイン領
域の形成と同一の工程でエミッタ電極をマスクにして自
己整合的に形成することができるので外部ベース抵抗の
低減が容易に可能となり、ｎｐｎトランジスタの高速化
が実現できる。筐た、途中工程のシリコン酸化膜エッチ
ング工程によるｎｐｎ｝フンジスタのペースエミッタ間
分離嘆厚の減少はシリコン窒化膜が封エッチングストッ
パーとなって抑制されるのでｓ ” ｐ” トランジス
タの信頼性が向上し、１た寄生容量の増加も防げるので
ｎｐｎトランジスタの高速化が容易となる。
ｐｎ｝ヲンジヌタのエミッタ電極に低抵抗の多結晶シリ
コン膜が使え、ゲート電極とエミッタ電極を同時に形咬
することができるので工程が簡略化される。また、ｎｐ
ｚｘ｝ランジヌタのグラフトヘースをｐチャネ／ｌ／Ｍ
ＯＳトランジスタのｐ＋ソース領域とｐ＋ ドレイン領
域の形成と同一の工程でエミッタ電極をマスクにして自
己整合的に形成することができるので外部ベース抵抗の
低減が容易に可能となり、ｎｐｎトランジスタの高速化
が実現できる。筐た、途中工程のシリコン酸化膜エッチ
ング工程によるｎｐｎ｝フンジスタのペースエミッタ間
分離嘆厚の減少はシリコン窒化膜が封エッチングストッ
パーとなって抑制されるのでｓ ” ｐ” トランジス
タの信頼性が向上し、１た寄生容量の増加も防げるので
ｎｐｎトランジスタの高速化が容易となる。
実施例
本発明の実施例について第１図の工程断面図を参照しな
がら説明する。
がら説明する。
まず第１図（ａ）のように、ｎ型埋め込み領域２、２１
及びｐ型埋め込み領域３、３１が選択的に形成されたｐ
型単結晶シリコン基板１の上に、比抵抗０．３〜１０ρ
備のｎ型またはｐ型のシリコンエピタキシャμ層４を形
成し、ｎ型埋め込み領域２、２１の上にはこれにつなが
るｎウエｐ領域６を、筐た、ｐ型埋め込み領域３の上に
はこれにつながる分離領域６を形成し、ｐ型埋め込み領
域３１の上にはｐウエｐ領域７を形成する。さらに選択
酸化法により厚いシリコン酸化膜８を成長させ、素子間
を分離しさらにｎ型不純物の拡散によりｎｐｎ｝ランジ
ヌタのコレクタウオー／Ｉ／層１２を形成する。
及びｐ型埋め込み領域３、３１が選択的に形成されたｐ
型単結晶シリコン基板１の上に、比抵抗０．３〜１０ρ
備のｎ型またはｐ型のシリコンエピタキシャμ層４を形
成し、ｎ型埋め込み領域２、２１の上にはこれにつなが
るｎウエｐ領域６を、筐た、ｐ型埋め込み領域３の上に
はこれにつながる分離領域６を形成し、ｐ型埋め込み領
域３１の上にはｐウエｐ領域７を形成する。さらに選択
酸化法により厚いシリコン酸化膜８を成長させ、素子間
を分離しさらにｎ型不純物の拡散によりｎｐｎ｝ランジ
ヌタのコレクタウオー／Ｉ／層１２を形成する。
次に第１図（麺のように薄いシリコン酸化膜２０を形成
した後連続的にシリコン窒化膜２２を形成し、パイポー
ラトランジスタ領域にシリコン窒化膜２２が残るように
シリコン窒化膜２２を選択的に除去し，ＭＯＳ トラン
ジスタのスレシュホールド電圧制御の不純物ドープを行
う。この後、ＭＯＳトランジスタ領域の薄いシリコン酸
化膜２ｏを選択的に除去する。
した後連続的にシリコン窒化膜２２を形成し、パイポー
ラトランジスタ領域にシリコン窒化膜２２が残るように
シリコン窒化膜２２を選択的に除去し，ＭＯＳ トラン
ジスタのスレシュホールド電圧制御の不純物ドープを行
う。この後、ＭＯＳトランジスタ領域の薄いシリコン酸
化膜２ｏを選択的に除去する。
次に第１図（Ｃ）のようにゲート酸化膜となる薄いシリ
コン酸化膜１０を選択的に形成し、連続的に薄い多結晶
シリコン膜２３を形成する。次に、ｎｐｎトランジスタ
のベース形戊領域上の薄い多結晶シリコン膜２３を選択
的に除去した後、ｐ型の不純物を選択的にイオン注入し
てベース領域１３とする。
コン酸化膜１０を選択的に形成し、連続的に薄い多結晶
シリコン膜２３を形成する。次に、ｎｐｎトランジスタ
のベース形戊領域上の薄い多結晶シリコン膜２３を選択
的に除去した後、ｐ型の不純物を選択的にイオン注入し
てベース領域１３とする。
次に第１図（ｄ）のようにコレクタコンタクト形成領域
上の薄い多結晶シリコン嘆２３を選択的に除去し、さら
にエミッタ形成領域上とコレクタコンタクト形咬領域上
のシリコン窒化膜２２と薄いシリコン酸化膜２０を選択
的に除去した後、ｎ型の不純物として砒素を選択的にイ
オン注入してエミッタ拡散層１９及びコレクタコンタク
ト領域２７とする。
上の薄い多結晶シリコン嘆２３を選択的に除去し、さら
にエミッタ形成領域上とコレクタコンタクト形咬領域上
のシリコン窒化膜２２と薄いシリコン酸化膜２０を選択
的に除去した後、ｎ型の不純物として砒素を選択的にイ
オン注入してエミッタ拡散層１９及びコレクタコンタク
ト領域２７とする。
次に第１図（ｅ）のように３００ 〜４００ｎｍの砒素
を高濃度にドープした多結晶シリコン膜２４を成長して
これを選択的にエッチングしてＭＯＳトランジスタのゲ
ート電ｆｉｊｉ１１及びｎｐｎ ｝フンジスタのエミッ
タ電極１８とコレクタ電販２Ｂを同時に形成する。
を高濃度にドープした多結晶シリコン膜２４を成長して
これを選択的にエッチングしてＭＯＳトランジスタのゲ
ート電ｆｉｊｉ１１及びｎｐｎ ｝フンジスタのエミッ
タ電極１８とコレクタ電販２Ｂを同時に形成する。
次に第１図０）のように、ｎ型の不純物を選択的にイオ
ン注入してｎチャネルＭＯ８トランジスタのｎ− ソー
ス領域１４及びｎ− ドレイン領域１１４とし、シリコ
ン酸化喚などによりゲート電極１１、エミッタ電極１８
及びコレクタ電極２８に側壁１６を形成した後、ｎ型の
不純物を選択的にイオン注入してｎチャネＡ／ＭＯＳト
ランジスタのｎ ソース領域１６及びｎ＋ ドレイン領
域１１６とすることにより、ｎチャネＡ／ＭＯＳトラン
ジスタのＬＤＤ構造を形成する。さらに、ｐ型の不純物
を選択的にイオン注入して、ｐチャネ１ｖＭＯＳ１−ラ
ンジスタのｐ＋ ンース領域１７、ｐ＋ ドレイン領域
１１７及びｎｐｎトランジスタのグフフトベース領域２
６を同時に形成する。
ン注入してｎチャネルＭＯ８トランジスタのｎ− ソー
ス領域１４及びｎ− ドレイン領域１１４とし、シリコ
ン酸化喚などによりゲート電極１１、エミッタ電極１８
及びコレクタ電極２８に側壁１６を形成した後、ｎ型の
不純物を選択的にイオン注入してｎチャネＡ／ＭＯＳト
ランジスタのｎ ソース領域１６及びｎ＋ ドレイン領
域１１６とすることにより、ｎチャネＡ／ＭＯＳトラン
ジスタのＬＤＤ構造を形成する。さらに、ｐ型の不純物
を選択的にイオン注入して、ｐチャネ１ｖＭＯＳ１−ラ
ンジスタのｐ＋ ンース領域１７、ｐ＋ ドレイン領域
１１７及びｎｐｎトランジスタのグフフトベース領域２
６を同時に形成する。
以上のように構戊された本実施例によれば、エミッタ拡
散層１９をエミッタ電極１８からの拡散によらず、電極
形戒より先の不純物ドープ工程により形成されるため、
エミッタ電極１８の砒素の濃度を制御する必要がなく、
ＭＯＳトランジスタのゲート電極１１とｎｐｎ トラン
ジスタのエミッタ電極１８を形咬するための膜として砒
素を高濃度にドープした低抵抗の多結晶シリコン膜２４
が使え一種類となり、両方の電極を同時に形成すること
が可能となるので工程が簡略化される。また、ｎｐｎト
ランジスタのグラフトベース領域２６がｐ＋ ンース領
域１７とｐ＋ ドレイン領域１１７の形成と同時にしか
もエミッタ電極１８をマスクにして自己整合的に形戚で
きるので、外部ベース抵抗を低減でき、容易にｎｐｎ
トランジスタを高速化することができる。壕た，ｎｐｎ
トランジスタのベースエミッタ分離膜のシリコン窒化嘆
２２がシリコン酸化膜２０の対エッチングストッパとな
るため、ペースエミッタ分離膜厚が途中工程のシリコン
酸化膜エッチングなどにより減少することがなく、製造
ばらつきの影響を受けず初期の膜厚を維持できるので、
ベースエミッタ間に逆バイアスが加わっても高電界は生
じず、ホットエレクトロンのペースエミッタ分離嘆への
注入トラップを防ぎ、電流増幅率の変動などの信頼性上
問題となるような特性変動を抑制でき、またペースエミ
ッタ間の余分な寄生容量の増加も防げ、ｎｐｎトランジ
スタの高速化が図れる。
散層１９をエミッタ電極１８からの拡散によらず、電極
形戒より先の不純物ドープ工程により形成されるため、
エミッタ電極１８の砒素の濃度を制御する必要がなく、
ＭＯＳトランジスタのゲート電極１１とｎｐｎ トラン
ジスタのエミッタ電極１８を形咬するための膜として砒
素を高濃度にドープした低抵抗の多結晶シリコン膜２４
が使え一種類となり、両方の電極を同時に形成すること
が可能となるので工程が簡略化される。また、ｎｐｎト
ランジスタのグラフトベース領域２６がｐ＋ ンース領
域１７とｐ＋ ドレイン領域１１７の形成と同時にしか
もエミッタ電極１８をマスクにして自己整合的に形戚で
きるので、外部ベース抵抗を低減でき、容易にｎｐｎ
トランジスタを高速化することができる。壕た，ｎｐｎ
トランジスタのベースエミッタ分離膜のシリコン窒化嘆
２２がシリコン酸化膜２０の対エッチングストッパとな
るため、ペースエミッタ分離膜厚が途中工程のシリコン
酸化膜エッチングなどにより減少することがなく、製造
ばらつきの影響を受けず初期の膜厚を維持できるので、
ベースエミッタ間に逆バイアスが加わっても高電界は生
じず、ホットエレクトロンのペースエミッタ分離嘆への
注入トラップを防ぎ、電流増幅率の変動などの信頼性上
問題となるような特性変動を抑制でき、またペースエミ
ッタ間の余分な寄生容量の増加も防げ、ｎｐｎトランジ
スタの高速化が図れる。
発明の効果
以上のように本発明は，ＭＯＳトランジスタのゲ−｝ｔ
ｌｉとｎｐｎ｝ランジヌタのエミッタ電極を同時に形成
することにより、工程を簡略化し、ｎｐｎトランジスタ
のグラフトペースをｐチャネＡ／ＭＯＳトランジスタの
ソース及びドレイン形成時に同時にかつエミッタ多結晶
シリコン電極に対して自己整合的に形成することにより
ｎｐｎ｝ラ化膜で覆うことにより信頼性を向上し、かつ
ｎｐｎトランジスタの高速化を可能にする優れた半導体
集積回路の製造方法を実現できるものである。
ｌｉとｎｐｎ｝ランジヌタのエミッタ電極を同時に形成
することにより、工程を簡略化し、ｎｐｎトランジスタ
のグラフトペースをｐチャネＡ／ＭＯＳトランジスタの
ソース及びドレイン形成時に同時にかつエミッタ多結晶
シリコン電極に対して自己整合的に形成することにより
ｎｐｎ｝ラ化膜で覆うことにより信頼性を向上し、かつ
ｎｐｎトランジスタの高速化を可能にする優れた半導体
集積回路の製造方法を実現できるものである。
第１図（ａ）〜（ｆ）は本発明の実施例による半導体集
積回路の製造方法を示す工程断面図、第２図は従来の半
導体集積回路装置の構造を示す断面図である。 １・・・・・・ｐ型単結晶シリコン基板、９・・・・・
・シリコン酸化膜、１ｏ・・・・・・シリコン酸化膜、
１１・・・・・・ゲート電極、１３・・・・・・ペース
領域、１Ｂ・・・・・・エミッタ電極、２０・−・・・
・シリコン酸化膜、２２・・・・・・シリコン窒化膜、
２３・・・・・・多結晶シリコン膜、２４・・・・・・
多結晶シリコン膜、２６・・・・・・グラフトベース領
域。
積回路の製造方法を示す工程断面図、第２図は従来の半
導体集積回路装置の構造を示す断面図である。 １・・・・・・ｐ型単結晶シリコン基板、９・・・・・
・シリコン酸化膜、１ｏ・・・・・・シリコン酸化膜、
１１・・・・・・ゲート電極、１３・・・・・・ペース
領域、１Ｂ・・・・・・エミッタ電極、２０・−・・・
・シリコン酸化膜、２２・・・・・・シリコン窒化膜、
２３・・・・・・多結晶シリコン膜、２４・・・・・・
多結晶シリコン膜、２６・・・・・・グラフトベース領
域。
Claims (1)
- 薄い酸化膜と窒化膜とを連続して成長し第一の複合膜を
設ける工程と、前記第一の複合膜を選択的に除去して少
なくともバイポーラトランジスタのベースとなる領域上
に前記第一の複合膜を残留させる工程と、前記第一の複
合膜をマスクとして選択酸化法により薄い酸化膜を形成
した後連続的に薄い多結晶シリコン膜を成長し第二の複
合膜を設ける工程と、バイポーラトランジスタのベース
形成領域上の前記多結晶シリコン膜を選択的に除去しｐ
型或いはｎ型の不純物を選択的にドープしてベース領域
を形成する工程と、コレクタコンタクト領域上の前記多
結晶のシリコン膜を選択的に除去する工程と、エミッタ
形成領域上と前記コレクタコンタクト領域上の前記第一
の複合膜を選択的に除去して開口を形成する工程と、前
記開口からｎ型或いはｐ型の不純物をドープする工程と
、ｎ型或いはｐ型の不純物が高濃にドープされた低抵抗
の多結晶シリコン膜を成長させ、前記多結晶シリコン膜
を選択的に除去してＭＯＳトランジスタのゲート電極と
バイポーラトランジスタのエミッタ電極及びコレクタ電
極とを同時に形成する工程と、前記電極をマスクにして
ｐ型或いはｎ型の不純物を注入しＭＯＳトランジスタの
ソース領域及びドレイン領域とバイポーラトランジスタ
のグラフトベース領域とを同時に形成する工程を備えた
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155431A JP2507055B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155431A JP2507055B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320073A true JPH0320073A (ja) | 1991-01-29 |
| JP2507055B2 JP2507055B2 (ja) | 1996-06-12 |
Family
ID=15605871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155431A Expired - Fee Related JP2507055B2 (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507055B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-06-16 JP JP1155431A patent/JP2507055B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5597757A (en) * | 1992-04-03 | 1997-01-28 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including bipolar and MOS transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507055B2 (ja) | 1996-06-12 |
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