JPH0320097B2 - - Google Patents
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- Publication number
- JPH0320097B2 JPH0320097B2 JP58188214A JP18821483A JPH0320097B2 JP H0320097 B2 JPH0320097 B2 JP H0320097B2 JP 58188214 A JP58188214 A JP 58188214A JP 18821483 A JP18821483 A JP 18821483A JP H0320097 B2 JPH0320097 B2 JP H0320097B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- offset
- time point
- circuit
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of DC offset
- H04L25/062—Setting decision thresholds using feedforward techniques only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Dc Digital Transmission (AREA)
- Interface Circuits In Exchanges (AREA)
- Amplifiers (AREA)
- Bidirectional Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は既存の電話加入者線を用いた２線式デ
ジタル加入者線伝送装置の受信部等で発生するオ
フセツトを相殺するオフセツト補償回路に関す
る。
ジタル加入者線伝送装置の受信部等で発生するオ
フセツトを相殺するオフセツト補償回路に関す
る。
現在、電話の加入者線を用いてデジタル通信を
行い、サービスの拡大を行うシステムが確立しつ
つある。既存の加入者線を用いてデジタル伝送を
行う方式として、バースト状にデジタル信号を伝
送し時分割で送受信を行う２線式デジタル加入者
線伝送方式（ピンポン伝送方式）と呼ばれるもの
がある。加入者線を用いてデジタル伝送を行う
と、伝送路により信号が波形歪を受ける。このた
め、２線式デジタル加入者線伝送装置の受信部に
は線路等化器等の回路が必要となる。また、装置
を小形化するために、線路等化器等の回路を
MOS（Metal Oxide Semiconductor）プロセス
を用いてLSI（大規模集積回路）で構成すること
が行われるが、ここで問題となることは、LSI内
の能動素子で発生する直流オフセツトである。線
路等化器等により等化された受信信号は、信号識
別回路に入力され、この識別回路で「１」、「０」
バイポーラ信号の場合は「１」、「０」、「−１」）
の判定が行われるが、識別回路の入力に等化器等
で発生したオフセツトがあると、識別回路が誤判
定をする可能性がある。このため、識別回路の前
段にオフセツト補償回路が必要となる。
行い、サービスの拡大を行うシステムが確立しつ
つある。既存の加入者線を用いてデジタル伝送を
行う方式として、バースト状にデジタル信号を伝
送し時分割で送受信を行う２線式デジタル加入者
線伝送方式（ピンポン伝送方式）と呼ばれるもの
がある。加入者線を用いてデジタル伝送を行う
と、伝送路により信号が波形歪を受ける。このた
め、２線式デジタル加入者線伝送装置の受信部に
は線路等化器等の回路が必要となる。また、装置
を小形化するために、線路等化器等の回路を
MOS（Metal Oxide Semiconductor）プロセス
を用いてLSI（大規模集積回路）で構成すること
が行われるが、ここで問題となることは、LSI内
の能動素子で発生する直流オフセツトである。線
路等化器等により等化された受信信号は、信号識
別回路に入力され、この識別回路で「１」、「０」
バイポーラ信号の場合は「１」、「０」、「−１」）
の判定が行われるが、識別回路の入力に等化器等
で発生したオフセツトがあると、識別回路が誤判
定をする可能性がある。このため、識別回路の前
段にオフセツト補償回路が必要となる。
以下説明を簡略化するため、受信信号はバイポ
ーラ信号とし、補償すべきオフセツトを発生する
能動素子回路を線路等化器と称する。
ーラ信号とし、補償すべきオフセツトを発生する
能動素子回路を線路等化器と称する。
従来、線路等化器のオフセツトを除去する手段
として、送信時に積分器を用いてオフセツト量を
蓄積し、蓄積されたオフセツト量を後段で差引く
構成がある。
として、送信時に積分器を用いてオフセツト量を
蓄積し、蓄積されたオフセツト量を後段で差引く
構成がある。
第１図は従来のオフセツト補償回路を用いた２
線式デジタル加入者線伝送装置の受信部を示すブ
ロツク図であり、線路等化器１と、オフセツト補
償回路２と、識別回路３とから構成される。さら
にオフセツト補償回路２は、積分器４と、アナロ
グ加算器５とから構成される。第２図ａ〜ｄは第
１図の各部の信号ａ〜ｄの波形を示す。このよう
な構成の従来のオフセツト補償回路２は、一般的
に精度が悪いうえ、比較的大きな積分器の時定数
が必要であるためLSIでは構成しにくい。また、
一般に、２線式デジタル加入者線伝送装置の線路
等化器１にはスイツチキヤパシタフイルタ
（SCF）を用いており、容量値を切替えることに
より利得の制御を行うが、このとき、利得は時間
軸上で不連続に変化し、同時にオフセツトも、第
２図ｂに示すように、不連続に変化する。さら
に、装置の低消費電力化を図るため、送信時に等
化器１を構成する演算増幅器をパワーダウン（演
算増幅器内の定電源を非動作状態にすることによ
り、増幅動作を停止し、消費電力を少なくする）
させることが行われるが、従来のオフセツト補償
回路は積分器４へのオフセツト電圧の蓄積に多く
の時間を要し、この間は演算増幅器のパワーダウ
ンを行うことができず、低消費電力化には不向き
であるという欠点がある。
線式デジタル加入者線伝送装置の受信部を示すブ
ロツク図であり、線路等化器１と、オフセツト補
償回路２と、識別回路３とから構成される。さら
にオフセツト補償回路２は、積分器４と、アナロ
グ加算器５とから構成される。第２図ａ〜ｄは第
１図の各部の信号ａ〜ｄの波形を示す。このよう
な構成の従来のオフセツト補償回路２は、一般的
に精度が悪いうえ、比較的大きな積分器の時定数
が必要であるためLSIでは構成しにくい。また、
一般に、２線式デジタル加入者線伝送装置の線路
等化器１にはスイツチキヤパシタフイルタ
（SCF）を用いており、容量値を切替えることに
より利得の制御を行うが、このとき、利得は時間
軸上で不連続に変化し、同時にオフセツトも、第
２図ｂに示すように、不連続に変化する。さら
に、装置の低消費電力化を図るため、送信時に等
化器１を構成する演算増幅器をパワーダウン（演
算増幅器内の定電源を非動作状態にすることによ
り、増幅動作を停止し、消費電力を少なくする）
させることが行われるが、従来のオフセツト補償
回路は積分器４へのオフセツト電圧の蓄積に多く
の時間を要し、この間は演算増幅器のパワーダウ
ンを行うことができず、低消費電力化には不向き
であるという欠点がある。
本発明の目的は上述の欠点を除去したオフセツ
ト補償回路を提供することにある。
ト補償回路を提供することにある。
本発明の回路は、前段の回路で生じるオフセツ
ト電圧を相殺するオフセツト補償回路において、
第１の制御信号に応答して前記前段の回路のオフ
セツト電圧を予め定めた時間だけサンプリングし
このサンプリングした電圧を該予め定めた時間経
過後も保持するサンプルホールド手段と、前記前
段の回路から出力される出力信号から前記サンプ
ルホールド手段に保持された電圧を差し引くアナ
ログ加算手段とを備えている。
ト電圧を相殺するオフセツト補償回路において、
第１の制御信号に応答して前記前段の回路のオフ
セツト電圧を予め定めた時間だけサンプリングし
このサンプリングした電圧を該予め定めた時間経
過後も保持するサンプルホールド手段と、前記前
段の回路から出力される出力信号から前記サンプ
ルホールド手段に保持された電圧を差し引くアナ
ログ加算手段とを備えている。
次に本発明について図面を参照して詳細に説明
する。
する。
第３図は本発明の一実施例を示すブロツク図で
ある。第３図において、本実施例は、サンプルア
ンドホールド回路６と、アナログ加算器７とから
構成される。サンプルアンドホールド回路６は入
力信号ｆが存在しないときにサンプリングを行
い、オフセツト量を蓄積する。オフセツトを持つ
た入力信号ｆが到来すると、アナログ加算器７に
より、この信号からサンプルアンドホールド回路
６に蓄積されたオフセツト量が差し引かれ、出力
にはオフセツトを含まない信号ｇが得られる。
ある。第３図において、本実施例は、サンプルア
ンドホールド回路６と、アナログ加算器７とから
構成される。サンプルアンドホールド回路６は入
力信号ｆが存在しないときにサンプリングを行
い、オフセツト量を蓄積する。オフセツトを持つ
た入力信号ｆが到来すると、アナログ加算器７に
より、この信号からサンプルアンドホールド回路
６に蓄積されたオフセツト量が差し引かれ、出力
にはオフセツトを含まない信号ｇが得られる。
第４図は本実施例を用いた２線式デジタル加入
者線伝送装置の受信部を示すブロツク図である。
本受信部は、線路等化器８と、受信データの識別
回路１０と、本発明のオフセツト補償回路１１
と、スイツチS1とから構成される。オフセツト補
償回路１１は、演算増幅器９と、スイツチS2およ
びS3と、キヤパシタC1及びC2とから構成される。
第５図ａ〜ｅはそれぞれ第４図の各部の信号ｈ〜
ｌの波形を示す。
者線伝送装置の受信部を示すブロツク図である。
本受信部は、線路等化器８と、受信データの識別
回路１０と、本発明のオフセツト補償回路１１
と、スイツチS1とから構成される。オフセツト補
償回路１１は、演算増幅器９と、スイツチS2およ
びS3と、キヤパシタC1及びC2とから構成される。
第５図ａ〜ｅはそれぞれ第４図の各部の信号ｈ〜
ｌの波形を示す。
第４図において、本受信部の入力には第５図ａ
に示すようなバースト信号ｈが送られてくる。入
力信号ｈはスイツチS1を介して線路等化器８に与
えられ、線路等化が行われる。また、線路等化器
８に用いられている演算増幅器はパワーダウン信
号ｉが低レベルのときにパワーダウンされる。等
化出力信号ｊは線路等化器８で発生するオフセツ
トを含んでいる。このオフセツトを含んだ等化出
力信号ｊはオフセツト補償回路１１に与えられ
る。このオフセツト補償回路１１は、第３図に示
したサンプルアンドホールド回路６とアナログ加
算器７とを一つの演算増幅器で構成したものであ
り、オフセツトキヤンセル信号ｋが高レベルのと
き、キヤパシタC1およびC2にオフセツト量の蓄
積を行う。第４図のスイツチS1〜S3の状態はオフ
セツトキヤンセル信号ｋが低レベルのときの状態
を示しており、信号ｋが高レベルになると各スイ
ツチは図中の矢印方向に切換わる。信号ｋが高レ
ベルのとき、オフセツト補償回路への入力信号ｊ
は線路等化器８で生じるオフセツト電圧だけとな
る。
に示すようなバースト信号ｈが送られてくる。入
力信号ｈはスイツチS1を介して線路等化器８に与
えられ、線路等化が行われる。また、線路等化器
８に用いられている演算増幅器はパワーダウン信
号ｉが低レベルのときにパワーダウンされる。等
化出力信号ｊは線路等化器８で発生するオフセツ
トを含んでいる。このオフセツトを含んだ等化出
力信号ｊはオフセツト補償回路１１に与えられ
る。このオフセツト補償回路１１は、第３図に示
したサンプルアンドホールド回路６とアナログ加
算器７とを一つの演算増幅器で構成したものであ
り、オフセツトキヤンセル信号ｋが高レベルのと
き、キヤパシタC1およびC2にオフセツト量の蓄
積を行う。第４図のスイツチS1〜S3の状態はオフ
セツトキヤンセル信号ｋが低レベルのときの状態
を示しており、信号ｋが高レベルになると各スイ
ツチは図中の矢印方向に切換わる。信号ｋが高レ
ベルのとき、オフセツト補償回路への入力信号ｊ
は線路等化器８で生じるオフセツト電圧だけとな
る。
今、線路等化器８で発生するオフセツト電圧を
VEQL、演算増幅器９で発生するオフセツトを
VAMP、キヤパシタC1およびC2に蓄積される電圧
をそれぞれVC1およびVC2とすると、 VC1＝VEQL−VAMP ……(1) VC2＝VAMP ……(2) となる。
VEQL、演算増幅器９で発生するオフセツトを
VAMP、キヤパシタC1およびC2に蓄積される電圧
をそれぞれVC1およびVC2とすると、 VC1＝VEQL−VAMP ……(1) VC2＝VAMP ……(2) となる。
次に、信号ｋが低レベルになつたときのオフセ
ツト補償回路の出力信号ｌの直流電圧成分をVl
とすると、 Vl＝VEQL−（VC1＋VC2）＝VEQL−（VEQL−VA
MP＋VAMP）＝Ｏ……(3) となり、オフセツト補償回路１１の出力信号ｌの
直流電圧成分はＯとなる。従つて、オフセツト補
償が行われたことになる。ここで、オフセツトキ
ヤンセル信号ｋは、第５図に示すようにパワーダ
ウン信号ｉが高レベル（パワーダウン解除）にな
つてからバースト信号ｋを受信するまでの間だけ
高レベルとなり、オフセツト量を蓄積を行う。こ
のオフセツト量を蓄積するのに要する時間t2はス
イツチのオン抵抗と容量値による時定数で決ま
る。例えば、スイツチのオン抵抗を10（kΩ）、容
量を10（PF）とすると時定数は0.1（μsec）とな
り、オフセツト量蓄積時間t2は１（μsec）程度に
とれば十分である。これに対して、バースト信号
ｈの周囲は一般的にミリ秒（ms）のオーダであ
るので、オフセツト量を蓄積するのに要する時間
はバースト信号周期に比べて十分短かい。従つ
て、送信時間のうちのほとんどの時間、受信部を
パワーダウンすることができる。
ツト補償回路の出力信号ｌの直流電圧成分をVl
とすると、 Vl＝VEQL−（VC1＋VC2）＝VEQL−（VEQL−VA
MP＋VAMP）＝Ｏ……(3) となり、オフセツト補償回路１１の出力信号ｌの
直流電圧成分はＯとなる。従つて、オフセツト補
償が行われたことになる。ここで、オフセツトキ
ヤンセル信号ｋは、第５図に示すようにパワーダ
ウン信号ｉが高レベル（パワーダウン解除）にな
つてからバースト信号ｋを受信するまでの間だけ
高レベルとなり、オフセツト量を蓄積を行う。こ
のオフセツト量を蓄積するのに要する時間t2はス
イツチのオン抵抗と容量値による時定数で決ま
る。例えば、スイツチのオン抵抗を10（kΩ）、容
量を10（PF）とすると時定数は0.1（μsec）とな
り、オフセツト量蓄積時間t2は１（μsec）程度に
とれば十分である。これに対して、バースト信号
ｈの周囲は一般的にミリ秒（ms）のオーダであ
るので、オフセツト量を蓄積するのに要する時間
はバースト信号周期に比べて十分短かい。従つ
て、送信時間のうちのほとんどの時間、受信部を
パワーダウンすることができる。
また、一般に、線路等化器８はスイツチドキヤ
パシタフイルタ（SCF）により構成され、等化係
数の切替えは容量値を切替えることにより行う。
このとき、等化器のオフセツトは不連続に変化す
るが、送信時すなわち信号ｉの立上り時にこの切
替え動作を行うことにより、パワーダウン解除と
同時に新しいオフセツト量を蓄積するので、オフ
セツト量の変動に対しても完全なオフセツト補償
を行える。さらに、オフセツト蓄積時に線路等化
器の入力は接地されるので、外部雑音の影響が少
なく、精度の高いオフセツト補償が可能である。
パシタフイルタ（SCF）により構成され、等化係
数の切替えは容量値を切替えることにより行う。
このとき、等化器のオフセツトは不連続に変化す
るが、送信時すなわち信号ｉの立上り時にこの切
替え動作を行うことにより、パワーダウン解除と
同時に新しいオフセツト量を蓄積するので、オフ
セツト量の変動に対しても完全なオフセツト補償
を行える。さらに、オフセツト蓄積時に線路等化
器の入力は接地されるので、外部雑音の影響が少
なく、精度の高いオフセツト補償が可能である。
以上、本発明には、回路のLSI化、オフセツト
の蓄積時間の短縮、補償精度の向上および消費電
力の低減を達成できるという効果がある。
の蓄積時間の短縮、補償精度の向上および消費電
力の低減を達成できるという効果がある。
第１図は従来のオフセツト補償回路を用いた２
線式デジタル加入者線伝送装置の受信部を示すブ
ロツク図、第２図ａ〜ｄは第１図の各部の信号の
波形を示す図、第３図は本発明の一実施例を示す
ブロツク図、第４図は本発明の一実施例を用いた
２線式デジタル加入者線伝送装置の受信部を示す
ブロツク図および第５図ａ〜ｅは第４図の各部の
信号の波形を示す図である。 図において、１……線路等化器、２……オフセ
ツト補償回路、３……識別回路、４……積分器、
５……アナログ加算器、６……サンプルホールド
回路、７……アナログ加算器、８……線路等化
器、９……演算増幅器、１０……識別回路、１１
……オフセツト補償回路、S1〜S3……スイツチ、
C1〜C2……キヤパシタ。
線式デジタル加入者線伝送装置の受信部を示すブ
ロツク図、第２図ａ〜ｄは第１図の各部の信号の
波形を示す図、第３図は本発明の一実施例を示す
ブロツク図、第４図は本発明の一実施例を用いた
２線式デジタル加入者線伝送装置の受信部を示す
ブロツク図および第５図ａ〜ｅは第４図の各部の
信号の波形を示す図である。 図において、１……線路等化器、２……オフセ
ツト補償回路、３……識別回路、４……積分器、
５……アナログ加算器、６……サンプルホールド
回路、７……アナログ加算器、８……線路等化
器、９……演算増幅器、１０……識別回路、１１
……オフセツト補償回路、S1〜S3……スイツチ、
C1〜C2……キヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 無信号区間と信号区間から構成され、第１の
一定周期を有するバースト信号を扱うシステムに
おいて、前段回路で前記バースト信号に重畳する
オフセツト電圧を除去して出力するオフセツト補
償回路において 前記第１の一定周期を有し、前記信号区間の開
始する第１の時点より予め定めた時間だけ早い前
記無信号区間中の第２の時点から、前記信号区間
が終了する第３の時点までの期間、前記前段回路
および前記オフセツト補償回路に電源を供給する
第１の制御信号と、 前記第１の一定周期を有し、前記第２の時点か
ら前記第１の時点まで、その他の区間と異なるレ
ベルを有する第２の制御信号を受けて、 前記第２の時点から前記第１の時点まで、前記
前段回路に接地レベルの入力信号を与えるととも
に前記前段回路の出力信号をサンプリングするサ
ンプリング手段と、 前記サンプリングの結果を前記第３の時点まで
出力保持するホールド手段と、前記第１の時点か
ら前記第３の時点まで、前記前段回路の出力信号
から前記ホールド手段の出力信号を差し引いて出
力する加算手段を有することを特徴とするオフセ
ツト除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188214A JPS6080348A (ja) | 1983-10-07 | 1983-10-07 | オフセツト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188214A JPS6080348A (ja) | 1983-10-07 | 1983-10-07 | オフセツト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080348A JPS6080348A (ja) | 1985-05-08 |
| JPH0320097B2 true JPH0320097B2 (ja) | 1991-03-18 |
Family
ID=16219762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188214A Granted JPS6080348A (ja) | 1983-10-07 | 1983-10-07 | オフセツト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080348A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775355B2 (ja) * | 1985-05-29 | 1995-08-09 | 日本電信電話株式会社 | 直流ドリフト補償回路 |
| JP4692346B2 (ja) * | 2006-03-23 | 2011-06-01 | パナソニック電工株式会社 | 受信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155040A (en) * | 1976-06-18 | 1977-12-23 | Toyo Communication Equip | Waveform regenerative circuit |
| JPS55110427A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Clamp circuit |
-
1983
- 1983-10-07 JP JP58188214A patent/JPS6080348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6080348A (ja) | 1985-05-08 |
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