JPH03201554A - 基板実装用の電子部品 - Google Patents
基板実装用の電子部品Info
- Publication number
- JPH03201554A JPH03201554A JP1342107A JP34210789A JPH03201554A JP H03201554 A JPH03201554 A JP H03201554A JP 1342107 A JP1342107 A JP 1342107A JP 34210789 A JP34210789 A JP 34210789A JP H03201554 A JPH03201554 A JP H03201554A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- electronic component
- board
- shape memory
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板実装用の電子部品に係り、更に詳しくはセ
ラミック、有機材料等の絶縁性材料からなる印刷配線基
板上の導体形成面に半田付は等により実装される基板実
装用の電子部品に関する。
ラミック、有機材料等の絶縁性材料からなる印刷配線基
板上の導体形成面に半田付は等により実装される基板実
装用の電子部品に関する。
近年、民生用機器は小型、薄型、軽量化の趨勢にあり、
゛電子部品に対する小型化と自動組立の要求が強まって
きている。かかる状況のもと、フラットパッケージIC
等の電子部品の印刷配線基板への実装も殆どの場合、自
動組立の一環として行われている。
゛電子部品に対する小型化と自動組立の要求が強まって
きている。かかる状況のもと、フラットパッケージIC
等の電子部品の印刷配線基板への実装も殆どの場合、自
動組立の一環として行われている。
従来のフラットパッケージIC等の印刷配線基板への実
装工程は、次のようにして行われている。
装工程は、次のようにして行われている。
すなわち、第5図に示すように、セラミック。
有機材料等の絶縁性材料からなる印刷配線基板51の表
面に予め形成された数本の導体パターン52.52.・
・・・・・の先端に半田パッド〔以下、「バッド」とい
う)53.53・・・・・・が形成され、当1亥各バッ
ド53上に半田ペースト54が付着されている。この第
5図においては、導体パターン52が10本設けられ、
各導体パターン52の先端部にパッド53がそれぞれ形
威されている状態が示されている。
面に予め形成された数本の導体パターン52.52.・
・・・・・の先端に半田パッド〔以下、「バッド」とい
う)53.53・・・・・・が形成され、当1亥各バッ
ド53上に半田ペースト54が付着されている。この第
5図においては、導体パターン52が10本設けられ、
各導体パターン52の先端部にパッド53がそれぞれ形
威されている状態が示されている。
そして、パッド53に対応して10本、具体的には二方
向に導出された各5本の外部端子(以下、「リード」と
いう)41..41□、・・・・・・、411゜を備え
たフラットパッケージIC等の電子部品40を、各リー
ド41が各パッド53上に一致するよう位置決めして載
置し、この状態で加熱手段(図示せず)により半田をリ
フロー(再溶融)させ、冷却凝固せしめて接合、導通せ
しめることがなされていた。
向に導出された各5本の外部端子(以下、「リード」と
いう)41..41□、・・・・・・、411゜を備え
たフラットパッケージIC等の電子部品40を、各リー
ド41が各パッド53上に一致するよう位置決めして載
置し、この状態で加熱手段(図示せず)により半田をリ
フロー(再溶融)させ、冷却凝固せしめて接合、導通せ
しめることがなされていた。
しかしながら、かかる方法によると、第5図に示すリー
ド4hのように変形により浮き上がったリードがあると
、第6図に示すように浮き上がったまま旨く接合されな
いことがあるが、半田付は不良の検査は難しいため、後
々問題を引き起こしていた。
ド4hのように変形により浮き上がったリードがあると
、第6図に示すように浮き上がったまま旨く接合されな
いことがあるが、半田付は不良の検査は難しいため、後
々問題を引き起こしていた。
かかる問題点を解決するため、以下に示す幾つかの提案
がなされている。
がなされている。
■電子部品の各リードの先端以外の部分に切欠等を設け
て応力集中を起こす箇所を予め形威し、該各リードの先
端を基板に対して鋭角に対向せしめ、当該電子部品を半
田パッド上にiS!置した後、該電子部品の本体の部分
を基板に向けて押圧し、前記応力集中箇所に塑性変形を
生ぜしめてリードの先端部を半田パッドに当接せしめて
半田をリフローする手法。例えば、特開昭59−178
790号等がある。
て応力集中を起こす箇所を予め形威し、該各リードの先
端を基板に対して鋭角に対向せしめ、当該電子部品を半
田パッド上にiS!置した後、該電子部品の本体の部分
を基板に向けて押圧し、前記応力集中箇所に塑性変形を
生ぜしめてリードの先端部を半田パッドに当接せしめて
半田をリフローする手法。例えば、特開昭59−178
790号等がある。
■基板の導体パターン上に半田ペースト等を介して載置
された電子部品のリード上に、全てのリードに当接可能
に形成された枠型の硝子とこの硝子の外縁部上に固着さ
れた磁性体とから成る特殊の押さえ工具を載置し、基板
下に配置された磁石で前記磁性体を吸引することにより
リードを導体パターン上に当接せしめ、リードの接続部
を透視しながら放射エネルギービーム(YAGレーザ等
)をガラス等を介して照射し、半田等を溶融する手法。
された電子部品のリード上に、全てのリードに当接可能
に形成された枠型の硝子とこの硝子の外縁部上に固着さ
れた磁性体とから成る特殊の押さえ工具を載置し、基板
下に配置された磁石で前記磁性体を吸引することにより
リードを導体パターン上に当接せしめ、リードの接続部
を透視しながら放射エネルギービーム(YAGレーザ等
)をガラス等を介して照射し、半田等を溶融する手法。
例えば、特開昭59−217388号等がある。
■電子部品のリードの先端部を半田ペースト内に埋め込
み可能な形状に形威し、該先端部を所定速度で半田ペー
スト内に埋め込ませた後、半田をリフローさせる手法。
み可能な形状に形威し、該先端部を所定速度で半田ペー
スト内に埋め込ませた後、半田をリフローさせる手法。
例えば、特開昭60−60795号等がある。
■電子部品の上部から力を加え、該電子部品の全てのリ
ードが基板上のパッドに密着した状態を維持しながら半
田付けする手法。例えば、特開昭62−37992号等
がある。
ードが基板上のパッドに密着した状態を維持しながら半
田付けする手法。例えば、特開昭62−37992号等
がある。
しかしながら、上記従来例の■、■に示すものにあって
は、次のような不都合があった。すなわち、通常フラッ
トパッケージIC等の電子部品40は、第7図に示すよ
うに、半導体素子30をエポキシやシリコン等の合成樹
脂31でモールドし二方向(或いは四方向)にリード4
1を引き出し、半導体素子30と各リード間をボンディ
ングワイヤ42で接続して構成されている。このため、
力Fにより生じる押圧時の機械的ストレスは、ボンディ
ングワイヤ42の断線や半導体素子30のクラック発生
の要因となり、ひいては信頼性の低下を招く原因となっ
ていた。
は、次のような不都合があった。すなわち、通常フラッ
トパッケージIC等の電子部品40は、第7図に示すよ
うに、半導体素子30をエポキシやシリコン等の合成樹
脂31でモールドし二方向(或いは四方向)にリード4
1を引き出し、半導体素子30と各リード間をボンディ
ングワイヤ42で接続して構成されている。このため、
力Fにより生じる押圧時の機械的ストレスは、ボンディ
ングワイヤ42の断線や半導体素子30のクラック発生
の要因となり、ひいては信頼性の低下を招く原因となっ
ていた。
また、上記従来例の■に示すものにあっては、上述した
ような特殊の押さえ工具を必要とするとともに、放射エ
ネルギービーム部品実装以外の手法には不向きであると
いう本質的欠点を有している。
ような特殊の押さえ工具を必要とするとともに、放射エ
ネルギービーム部品実装以外の手法には不向きであると
いう本質的欠点を有している。
一方、上記従来例の■の手法にあっては、押圧時の機械
的ストレスによる信頼性の低下は防止できると考えられ
るが、リード41の変形が大きい場合、加熱して半田ペ
ースト54を溶融しても、第8図に示すように、変形し
たリード41は基板51上の導体パターン52に半田付
けされず、この手法によっても接合不良を完全には防止
できないという不都合があった。
的ストレスによる信頼性の低下は防止できると考えられ
るが、リード41の変形が大きい場合、加熱して半田ペ
ースト54を溶融しても、第8図に示すように、変形し
たリード41は基板51上の導体パターン52に半田付
けされず、この手法によっても接合不良を完全には防止
できないという不都合があった。
ところで、上述したような電子部品のリードの変形は製
造時に幾ら精密に製造しても、輸送時及び途中での取扱
いにより生じるものであるため完全には防止できないと
考えられる。
造時に幾ら精密に製造しても、輸送時及び途中での取扱
いにより生じるものであるため完全には防止できないと
考えられる。
本発明の目的は、かかる従来例の有する不都合を改善し
、とくに、実装時の機械的ストレスに起因する信頼性の
低下を防止し得るとともに、半田付は方法を限定される
ことなく接合時のリードの浮き上がりを略確実に防止す
ることが可能な基板実装用の電子部品を提供することに
ある。
、とくに、実装時の機械的ストレスに起因する信頼性の
低下を防止し得るとともに、半田付は方法を限定される
ことなく接合時のリードの浮き上がりを略確実に防止す
ることが可能な基板実装用の電子部品を提供することに
ある。
本発明は、半導体素子を合成樹脂でモールドしてなる電
子部品本体と、この電子部品本体から外部に向かって少
なくとも二方向に導出された少なくとも4本の外部端子
とを有し、セラミック、有機材料等の絶縁性材料からな
る配線基板上に実装される基板実装用の電子部品におい
て、各リードを、常温より高く且つ半田付は温度より低
い温度において形状記憶効果を示す熱弾性型マルテンサ
イト変態を起こすとともに、導電性を有する形状記憶合
金により形成し、当該各リードの変形前の形状を、該各
リードの先端に予め設けられた配線基板上の導体部との
当接面が相互にほぼ同一平面上に位置する形状とすると
いう構成を採っている。
子部品本体と、この電子部品本体から外部に向かって少
なくとも二方向に導出された少なくとも4本の外部端子
とを有し、セラミック、有機材料等の絶縁性材料からな
る配線基板上に実装される基板実装用の電子部品におい
て、各リードを、常温より高く且つ半田付は温度より低
い温度において形状記憶効果を示す熱弾性型マルテンサ
イト変態を起こすとともに、導電性を有する形状記憶合
金により形成し、当該各リードの変形前の形状を、該各
リードの先端に予め設けられた配線基板上の導体部との
当接面が相互にほぼ同一平面上に位置する形状とすると
いう構成を採っている。
これによって、前述した目的を達成しようとするもので
ある。
ある。
以下、本発明の一実施例を第1図ないし第4図に基づい
て説明する。
て説明する。
第1図には本発明に係る電子部品としてのフラットパッ
ケージICIと、このフラットパッケージIC1が実装
される基板51とが示されている。
ケージICIと、このフラットパッケージIC1が実装
される基板51とが示されている。
フラットパッケージICIは、電子部品本体としてのパ
ッケージIC本体2と、このパッケージIC本体2から
外部に向かって二方向に導出されたリード31.3□、
・・・・・・、3、。とを有している。
ッケージIC本体2と、このパッケージIC本体2から
外部に向かって二方向に導出されたリード31.3□、
・・・・・・、3、。とを有している。
この内、パッケージIC本体2は、前述した従来例の電
子部品40と同様に、半導体素子(ここでは図示せず)
と、この半導体素子をモールドする合成樹脂モールド2
Aと、半導体素子と各リード3を電気的に接続するボン
ディングワイヤ(ここでは図示せず)とを備えて構成さ
れている。
子部品40と同様に、半導体素子(ここでは図示せず)
と、この半導体素子をモールドする合成樹脂モールド2
Aと、半導体素子と各リード3を電気的に接続するボン
ディングワイヤ(ここでは図示せず)とを備えて構成さ
れている。
前記各リード3は、常温より高く且つ半田付は温度より
低い温度において形状記憶効果を示す熱弾性型マルテン
サイト変態を起こす導電性の形状記憶合金により形成さ
れている。また、これらの各リード3は、断面Z字状に
形成され、その一端が合成樹脂モールド2A内に埋め込
まれるとともに、その他端に配線基板51上の導体部と
しての導体パターン52の先端に形成されたバッド53
に当接する当接部3Aが形成されている。そして、各当
接部3Aの下面が導体部との当接面3bになっている。
低い温度において形状記憶効果を示す熱弾性型マルテン
サイト変態を起こす導電性の形状記憶合金により形成さ
れている。また、これらの各リード3は、断面Z字状に
形成され、その一端が合成樹脂モールド2A内に埋め込
まれるとともに、その他端に配線基板51上の導体部と
しての導体パターン52の先端に形成されたバッド53
に当接する当接部3Aが形成されている。そして、各当
接部3Aの下面が導体部との当接面3bになっている。
そして、変形前の元の形状は、第2図に示すように、全
ての当接面3bが、相互にほぼ同一平面上に位置するよ
うな形状に形成されている。この第2図において、符号
10は仮想平面を示す。
ての当接面3bが、相互にほぼ同一平面上に位置するよ
うな形状に形成されている。この第2図において、符号
10は仮想平面を示す。
一方、基板51は、セラミック、有機材料等の絶縁性材
料からなり、その第1図における上面には10本の導体
パターン52が形成されている。
料からなり、その第1図における上面には10本の導体
パターン52が形成されている。
この導体パターン52のそれぞれの一端には、パッド5
3が形成され、この上に半田ペースト54が付着されて
いる。
3が形成され、この上に半田ペースト54が付着されて
いる。
次に本実施例に係るフラットパッケージICIを基板5
1に実装する場合の作用等について説明する。
1に実装する場合の作用等について説明する。
まず、フラットパッケージICIの各リード3を基板5
1上のバッド53上に付着されたハンダペースト54上
に載置する。この状態を第3図に示す。この第3図に示
すように、リード3□が変形して、前述した第5図に示
すリード41t と同様に、上方に浮き上がっている状
態であっても、加熱手段としてのりフロー炉(図示せず
)を通過させて加熱する際に当該変形したり−ド4.は
、マルテンサイト変態温度以上に達し形状記憶効果によ
り変形前の元の状態に戻るので(第4図参照)、全ての
り一ド3の当接面3bが同一平面上に位置することとな
る。これと同時に、ハンダペースト54も溶融され、全
リード3が均一に半田付けされ、リフロー炉通過後、冷
却されて半田は固化しパッド53とリード3は電気的(
及び機械的)に接続される。
1上のバッド53上に付着されたハンダペースト54上
に載置する。この状態を第3図に示す。この第3図に示
すように、リード3□が変形して、前述した第5図に示
すリード41t と同様に、上方に浮き上がっている状
態であっても、加熱手段としてのりフロー炉(図示せず
)を通過させて加熱する際に当該変形したり−ド4.は
、マルテンサイト変態温度以上に達し形状記憶効果によ
り変形前の元の状態に戻るので(第4図参照)、全ての
り一ド3の当接面3bが同一平面上に位置することとな
る。これと同時に、ハンダペースト54も溶融され、全
リード3が均一に半田付けされ、リフロー炉通過後、冷
却されて半田は固化しパッド53とリード3は電気的(
及び機械的)に接続される。
以上説明したように、本実施例によれば、リフロー炉を
通過する過程で各リード3が形状記憶効果により変形前
の形状に戻り全てのり一ド3の当接面3bが同一面上に
位置するため、フラットパッケージICIの何れのリー
ド3が変形していても、全てのり一ド3の当接面3bが
パッド53の表面と密着した状態で半田付けが行われる
ため、リードの浮き上がりに起因する半田付は不良や接
続不良をほぼ完全に防止できる。また、形状記憶合金の
形状記憶効果を利用するため、パッケージIC本体2を
基板方向に強く押圧する必要がないので、押圧時の機械
的ストレスに起因するボンディングワイヤの#fr線や
、半導体素子のクランクの発生を有効に防止することが
できる。
通過する過程で各リード3が形状記憶効果により変形前
の形状に戻り全てのり一ド3の当接面3bが同一面上に
位置するため、フラットパッケージICIの何れのリー
ド3が変形していても、全てのり一ド3の当接面3bが
パッド53の表面と密着した状態で半田付けが行われる
ため、リードの浮き上がりに起因する半田付は不良や接
続不良をほぼ完全に防止できる。また、形状記憶合金の
形状記憶効果を利用するため、パッケージIC本体2を
基板方向に強く押圧する必要がないので、押圧時の機械
的ストレスに起因するボンディングワイヤの#fr線や
、半導体素子のクランクの発生を有効に防止することが
できる。
なお、本発明に係る電子部品の実装の方法は、上述した
半田付けによるものに限定されるものではなく、例えば
いわゆる導電性接着材をハングペーストの代わりに用い
上記実施例と同様にリフローロを利用してリードとパッ
ドの電気的(及び機械的)接続を行うことも可能である
。
半田付けによるものに限定されるものではなく、例えば
いわゆる導電性接着材をハングペーストの代わりに用い
上記実施例と同様にリフローロを利用してリードとパッ
ドの電気的(及び機械的)接続を行うことも可能である
。
また、リフローロとしては、窒素ガス雰囲気炉。
或いは窒素ガスの代わりに高温の空気を利用したもの等
が用いられる。更には、YAGレーザ或いはCO□レー
ザ等の放射エネルギービームによる基板への実装も可能
である。
が用いられる。更には、YAGレーザ或いはCO□レー
ザ等の放射エネルギービームによる基板への実装も可能
である。
この他、電子部品をベース基板上に接着剤で仮止め後、
電子部品の搭載面を加熱溶融した半田槽内へ浸漬する半
田デイツプ法においても、接着材同化のための加熱工程
や加熱溶融半田槽内への浸漬工程時に変形したリードは
形状記憶効果により変形前の状態に戻るので、本発明は
容易に適用できる。このように、本発明では、半田等の
融点以上の温度に加熱できさえすれば良いので殆どの方
法に適用できるので、汎用性の広いものとなっている。
電子部品の搭載面を加熱溶融した半田槽内へ浸漬する半
田デイツプ法においても、接着材同化のための加熱工程
や加熱溶融半田槽内への浸漬工程時に変形したリードは
形状記憶効果により変形前の状態に戻るので、本発明は
容易に適用できる。このように、本発明では、半田等の
融点以上の温度に加熱できさえすれば良いので殆どの方
法に適用できるので、汎用性の広いものとなっている。
〔発明の効果)
以上説明したように、本発明によれば、各リードを、常
温より高く且つ半田付は温度より低い温度において形状
記憶効果を示す熱弾性型マルテンサイト変態を起こす導
電性の形状記憶合金により形成するとともに、当該各リ
ードの変形前の形状を、該各リードの先端に予め設けら
れた基板上の導体部との当接面が相互にほぼ同一平面上
に位置する形状としたことから、実装工程中の加熱時に
各リードが形状記憶効果により変形前の形状に戻って全
てのリードの当接面が同一面上に位置する状態となる。
温より高く且つ半田付は温度より低い温度において形状
記憶効果を示す熱弾性型マルテンサイト変態を起こす導
電性の形状記憶合金により形成するとともに、当該各リ
ードの変形前の形状を、該各リードの先端に予め設けら
れた基板上の導体部との当接面が相互にほぼ同一平面上
に位置する形状としたことから、実装工程中の加熱時に
各リードが形状記憶効果により変形前の形状に戻って全
てのリードの当接面が同一面上に位置する状態となる。
このため、全てのリードの当接面がバンドの表面と密着
した状態で半田付けが行われ、これによりリードの浮き
上がりに起因する半田付は不良や接続不良をほぼ完全に
防止でき、また、形状記憶効果を利用するため、電子部
品本体を基板方向に強く押圧する必要がないので、押圧
時の機械的ストレスに起因する信頼性の低下を防止する
ことができ、さらには、半田の融点以上に加熱できれば
良いので、あらゆる半田付けの方法が適用可能であると
いう従来にない汎用性に優れた基板実装用の電子部品を
提供することができる。
した状態で半田付けが行われ、これによりリードの浮き
上がりに起因する半田付は不良や接続不良をほぼ完全に
防止でき、また、形状記憶効果を利用するため、電子部
品本体を基板方向に強く押圧する必要がないので、押圧
時の機械的ストレスに起因する信頼性の低下を防止する
ことができ、さらには、半田の融点以上に加熱できれば
良いので、あらゆる半田付けの方法が適用可能であると
いう従来にない汎用性に優れた基板実装用の電子部品を
提供することができる。
第1図は本発明の一実施例に係る電子部品とこれを実装
するための基板の実装前の状態を示す概略斜視図、第2
図は第1図の電子部品の変形前の形状を示す説明図、第
3図は第1図の電子部品の実装工程を示す説明図、第4
図は第1図の電子部品の実装工程中における作用説明図
、第5図ないし第8図は従来例を示す説明図である。 1・・・・・・電子部品としてのフラットパッケージI
C12・・・・・・電子部品本体としてのパッケージ本
体、2A・・・・・・合成樹脂モールド、3・・・・・
・リード、3b・・・・・・当接面、51・・・・・・
配線基板、52・・・・・・導体部としての導体パター
ン。
するための基板の実装前の状態を示す概略斜視図、第2
図は第1図の電子部品の変形前の形状を示す説明図、第
3図は第1図の電子部品の実装工程を示す説明図、第4
図は第1図の電子部品の実装工程中における作用説明図
、第5図ないし第8図は従来例を示す説明図である。 1・・・・・・電子部品としてのフラットパッケージI
C12・・・・・・電子部品本体としてのパッケージ本
体、2A・・・・・・合成樹脂モールド、3・・・・・
・リード、3b・・・・・・当接面、51・・・・・・
配線基板、52・・・・・・導体部としての導体パター
ン。
Claims (1)
- (1).半導体素子を合成樹脂でモールドしてなる電子
部品本体と、この電子部品本体から外部に向かって少な
くとも二方向に導出された少なくとも4本の外部端子と
を有し、セラミック、有機材料等の絶縁性材料からなる
配線基板上に実装される基板実装用の電子部品において
、 前記各外部端子を、常温より高く且つ半田付け温度より
低い温度において形状記憶効果を示す熱弾性型マルテン
サイト変態を起こすとともに、導電性を有する形状記憶
合金により形成し、当該各外部端子の変形前の形状を、
該各外部端子の先端に予め設けられた前記配線基板上の
導体部との当接面が相互にほぼ同一平面上に位置する形
状としたことを特徴とする基板実装用の電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342107A JPH03201554A (ja) | 1989-12-28 | 1989-12-28 | 基板実装用の電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342107A JPH03201554A (ja) | 1989-12-28 | 1989-12-28 | 基板実装用の電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201554A true JPH03201554A (ja) | 1991-09-03 |
Family
ID=18351204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342107A Pending JPH03201554A (ja) | 1989-12-28 | 1989-12-28 | 基板実装用の電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0548584A3 (en) * | 1991-12-24 | 1994-07-06 | Minnesota Mining & Mfg | Contact device for an electrical component and method for manufacture |
| US7776651B2 (en) | 2003-03-31 | 2010-08-17 | Intel Corporation | Method for compensating for CTE mismatch using phase change lead-free super plastic solders |
-
1989
- 1989-12-28 JP JP1342107A patent/JPH03201554A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0548584A3 (en) * | 1991-12-24 | 1994-07-06 | Minnesota Mining & Mfg | Contact device for an electrical component and method for manufacture |
| US7776651B2 (en) | 2003-03-31 | 2010-08-17 | Intel Corporation | Method for compensating for CTE mismatch using phase change lead-free super plastic solders |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910007103B1 (ko) | 도선형성 및 도선 없는 부품에 도선을 접착시키는 방법 | |
| US5519936A (en) | Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| US5773884A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| EP0844657A1 (en) | Method for mounting semiconductor chip | |
| JP5417572B2 (ja) | チップ抵抗器とその製造方法 | |
| JPH05183067A (ja) | リードレスパッケージの外部電極構造及びその製造方法 | |
| JPH0945805A (ja) | 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法 | |
| WO2014203798A1 (ja) | 半導体装置 | |
| JPH08186151A (ja) | 半導体装置及びその製造方法 | |
| KR20020044577A (ko) | 개선된 플립-칩 결합 패키지 | |
| JPH03201554A (ja) | 基板実装用の電子部品 | |
| US7064451B2 (en) | Area array semiconductor device and electronic circuit board utilizing the same | |
| JPH1051034A (ja) | 面実装型電子部品、その製造方法、これを回路基板上に実装する方法、およびこれを実装した回路基板 | |
| JP3938810B2 (ja) | 半導体装置の実装方法 | |
| JP4038021B2 (ja) | 半導体装置の製造方法 | |
| JPH08139226A (ja) | 半導体回路装置及びその回路実装方法 | |
| JPH1012992A (ja) | 実装方法及び電子部品収容パレツト | |
| JP2001044319A (ja) | 配線基板およびその実装構造 | |
| JPH0870082A (ja) | 半導体集積回路装置およびその製造方法ならびにリードフレーム | |
| JPH10261735A (ja) | 半導体装置およびその製造方法 | |
| JP2669756B2 (ja) | 表面実装部品及びその半製品 | |
| JPH0590984U (ja) | 印刷回路基板 | |
| JP2822987B2 (ja) | 電子回路パッケージ組立体およびその製造方法 | |
| JPH088352A (ja) | 半導体装置および半導体実装基板の製造方法 | |
| KR0176435B1 (ko) | 금속 접합 방법 |