JPH03201563A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH03201563A JPH03201563A JP1342406A JP34240689A JPH03201563A JP H03201563 A JPH03201563 A JP H03201563A JP 1342406 A JP1342406 A JP 1342406A JP 34240689 A JP34240689 A JP 34240689A JP H03201563 A JPH03201563 A JP H03201563A
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- JP
- Japan
- Prior art keywords
- conductivity type
- region
- layer
- insulating layer
- groove
- Prior art date
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- Pending
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（発明の技術分野）
本発明は高速動作に適ししかも素子面積が小さくとも大
電流を扱うことができる横型バイポーラトラ′ンジスタ
に係わる。
電流を扱うことができる横型バイポーラトラ′ンジスタ
に係わる。
（従来の技術）
従来技術による横型ｐｎｐバイポーラトランジスタの例
をＦｉｇ、１ａ、 ｂに示す＊ Ｆｉｇ、ｌａは平面図
、Ｆｉｇ、ｌｂは断面図である。Ｐ型半導体基板上上に
分離領域４によって分離されて設けられたＮ型素子領域
３をベース、表面からイオン注入又は拡散によって形成
されたＰ型領域６．７をそれぞれエミッタ、コレクタと
して用いる。Ｎ型埋め込み層２及び深いＮ中波散層５は
ベース抵抗を低くするために形成する。
をＦｉｇ、１ａ、 ｂに示す＊ Ｆｉｇ、ｌａは平面図
、Ｆｉｇ、ｌｂは断面図である。Ｐ型半導体基板上上に
分離領域４によって分離されて設けられたＮ型素子領域
３をベース、表面からイオン注入又は拡散によって形成
されたＰ型領域６．７をそれぞれエミッタ、コレクタと
して用いる。Ｎ型埋め込み層２及び深いＮ中波散層５は
ベース抵抗を低くするために形成する。
（発明が購決しようとする課題）
これらのトランジスタではトランジスタとして有効に働
くのはベース２を鋏んでエミッタ６とコレクタ７が対向
している部分、即ちエミッタ６の外周側面部あるいはコ
レクタ７の内周側面部のみであり、エミッタ６の底面部
及びコレクタ７の底面部、外周側面部は寄生容量を増加
させるばかりである。さらに一般にＰ型領域６．７の深
さは浅いため電流容量の大きいトランジスタを得るため
には広い素子面積を必要とする。
くのはベース２を鋏んでエミッタ６とコレクタ７が対向
している部分、即ちエミッタ６の外周側面部あるいはコ
レクタ７の内周側面部のみであり、エミッタ６の底面部
及びコレクタ７の底面部、外周側面部は寄生容量を増加
させるばかりである。さらに一般にＰ型領域６．７の深
さは浅いため電流容量の大きいトランジスタを得るため
には広い素子面積を必要とする。
本発明は、このような事情により威されたもので、寄生
容量が小さく高速動作に優れ、面積効率のよい横型バイ
ポーラトランジスタを提供することを目的とするもので
ある。
容量が小さく高速動作に優れ、面積効率のよい横型バイ
ポーラトランジスタを提供することを目的とするもので
ある。
（課題を解決するための手段）
本発明は、第一導電型半導体基板の一主面に形成された
第二導電型の埋め込み領域と、その埋め込み領域上に溝
部を有する第一絶１１８Ｍと、前記溝部よりも幅が広く
前記溝部を内側に含むような溝部を有する第一絶縁体層
上の第二絶縁体層と、第二絶縁体層の溝側壁を覆い一方
の終端が電極として働くように前記第二絶縁体層の表面
上に延び、もう一方の終端は断面が前記第一半導体層の
表面に接するような第一導電型の第一導体膜と、前記第
一領域上の前記第一半導体層及び前記第一導体膜により
側壁部を覆われた前記溝部内−を埋める第二導電型の第
一半導体層からなるベース領域と、前記第一導体膜から
前記第一半導体層に第一導電型不純物を拡散し形成され
た。前記第一半導体層を鋏んで相対する第一導電型の第
二領域及び第三領域即ちエミッタおよびコレクタとに本
発明の特徴がある。
第二導電型の埋め込み領域と、その埋め込み領域上に溝
部を有する第一絶１１８Ｍと、前記溝部よりも幅が広く
前記溝部を内側に含むような溝部を有する第一絶縁体層
上の第二絶縁体層と、第二絶縁体層の溝側壁を覆い一方
の終端が電極として働くように前記第二絶縁体層の表面
上に延び、もう一方の終端は断面が前記第一半導体層の
表面に接するような第一導電型の第一導体膜と、前記第
一領域上の前記第一半導体層及び前記第一導体膜により
側壁部を覆われた前記溝部内−を埋める第二導電型の第
一半導体層からなるベース領域と、前記第一導体膜から
前記第一半導体層に第一導電型不純物を拡散し形成され
た。前記第一半導体層を鋏んで相対する第一導電型の第
二領域及び第三領域即ちエミッタおよびコレクタとに本
発明の特徴がある。
（実施例）
Ｆｉｇ、１ａ、 ｂに本発明による実施例の平面図およ
び断面図を示す。以下、Ｆｉｇ、３ａ”ｈをもちいて、
本発明の実施例について説明する。ここではＰＮＰ型ト
ランジスタについて説明するがＮＰＮ型トランジスタに
ついても適用できることは言うまでもない。Ｐ型シリコ
ン基板１０上に公知の方法によって選択的にアンチモン
、砒素のような拡散係数の小さな不純物からなるＮ型埋
め込み領域１１を形成しその上に例えば２０００オング
ストロームの窒化膜、１ミクロンの酸化膜、２０００オ
ングストロームの多結晶シリコン膜を順に形成する（第
３図ａ）０次に第３図すに示すようにフォトリソグラフ
ィによりエツチング多結晶シリコン膜および酸化膜をエ
ツチングしＮ型埋め込み領域２上に幅１ミクロン程度の
環状の溝を形成する。この状態でさらに２０００オング
ストロームの多結晶シリコン膜を堆積させ（第３図Ｃ）
、全面をＲＩＩｒ法でエツチングした後コレクタおよび
エミッタ電極となる部分以外の多結晶シリコンを除去す
ることにより第３図ｄの構造を得る。さらにベース電極
部分の酸化膜及び窒化膜を除去した後リンをイオン注入
する（第３図ｅ）０次に、選択エピタキシャル法により
溝部を埋める低い不純物濃度の単結晶層を形成する。こ
の間に多結晶層からＰ型不純物が、ベース電極部底面か
らはリンが単結晶中に拡散するが、所望の電気的特性を
得るために必要に応じてさらに熱処理を加える（第３図
ｆ）、最後に公知の技術により金属電極を形成してトラ
ンジスタを完成する。
び断面図を示す。以下、Ｆｉｇ、３ａ”ｈをもちいて、
本発明の実施例について説明する。ここではＰＮＰ型ト
ランジスタについて説明するがＮＰＮ型トランジスタに
ついても適用できることは言うまでもない。Ｐ型シリコ
ン基板１０上に公知の方法によって選択的にアンチモン
、砒素のような拡散係数の小さな不純物からなるＮ型埋
め込み領域１１を形成しその上に例えば２０００オング
ストロームの窒化膜、１ミクロンの酸化膜、２０００オ
ングストロームの多結晶シリコン膜を順に形成する（第
３図ａ）０次に第３図すに示すようにフォトリソグラフ
ィによりエツチング多結晶シリコン膜および酸化膜をエ
ツチングしＮ型埋め込み領域２上に幅１ミクロン程度の
環状の溝を形成する。この状態でさらに２０００オング
ストロームの多結晶シリコン膜を堆積させ（第３図Ｃ）
、全面をＲＩＩｒ法でエツチングした後コレクタおよび
エミッタ電極となる部分以外の多結晶シリコンを除去す
ることにより第３図ｄの構造を得る。さらにベース電極
部分の酸化膜及び窒化膜を除去した後リンをイオン注入
する（第３図ｅ）０次に、選択エピタキシャル法により
溝部を埋める低い不純物濃度の単結晶層を形成する。こ
の間に多結晶層からＰ型不純物が、ベース電極部底面か
らはリンが単結晶中に拡散するが、所望の電気的特性を
得るために必要に応じてさらに熱処理を加える（第３図
ｆ）、最後に公知の技術により金属電極を形成してトラ
ンジスタを完成する。
本発明によれば従来の横型トランジスタに見られるよう
な欠点、即ちトランジスタとして寄与しない部分による
寄生容量および素子面積の増大が大幅に改善され、結果
として高速でしかも小さな面積で大電流を取り扱うこと
ができるトランジスタを実現することができる。
な欠点、即ちトランジスタとして寄与しない部分による
寄生容量および素子面積の増大が大幅に改善され、結果
として高速でしかも小さな面積で大電流を取り扱うこと
ができるトランジスタを実現することができる。
第１図ａ、ｂは従来の横型バイポーラｌ−ランジスタの
平面図及び断面図、第２図ａ、ｂ及び第３図ａ ＝ ｈ
は本発明の実施例を示す断面図である。 ｌ、１０：半導体基板、 ３：ベース。
平面図及び断面図、第２図ａ、ｂ及び第３図ａ ＝ ｈ
は本発明の実施例を示す断面図である。 ｌ、１０：半導体基板、 ３：ベース。
Claims (2)
- （１）第一導電型半導体基板の一主面に形成された第二
導電型の第一領域と、該第一領域上に溝部を有する前記
半導体基板上に形成された第一絶縁層と、前記溝部より
も幅が広く前記溝部を内側に含むような溝部を有する前
記第一絶縁体層上の第二絶縁体層と、該第二絶縁体層の
溝側壁を覆い一方の終端が前記第二絶縁体層の表面上に
延在し、もう一方の終端は断面が前記第一絶縁体層の表
面に接する第一導電型の第一導体膜と、前記第一領域上
の前記第一絶縁体層及び前記第一導体膜により側壁部を
覆われた前記溝部内を埋める第二導電型の第一半導体層
と、前記第一導体膜から前記第一半導体層に第一導電型
不純物を拡散し形成された、前記第一半導体層を鋏んで
相対する第一導電型の第二領域及び第三領域とを具備す
ることを特徴とする半導体装置。 - （２）第一導電型半導体基板の一主面に第二導電型の第
一領域を形成する工程と、前記半導体基板上に第一絶縁
層を形成する工程と、前記第一領域上の前記第一絶縁層
内に該絶縁層の表面から前記第一領域に達する溝部を形
成する工程と、該溝部の前記第一絶縁層側壁下部および
前記第一領域に接する第一絶縁膜を形成する工程と、該
第一絶縁膜上面及び前記第一絶縁層側壁に接しかつ該第
一絶縁層表面に延在する第一導電型の第一導体層を形成
する工程と、前記第一領域上の前記第一絶縁膜及び前記
第一導体層により側壁部を覆われた前記溝部内に第二導
電型の第一半導体層を埋める工程と、前記第一導体層か
ら前記第一半導体層に第一導電型不純物を拡散し前記第
一導体層を鋏んで相対するように第一導電型の第二領域
及び第三領域を形成する工程とを具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342406A JPH03201563A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342406A JPH03201563A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201563A true JPH03201563A (ja) | 1991-09-03 |
Family
ID=18353483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342406A Pending JPH03201563A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201563A (ja) |
-
1989
- 1989-12-28 JP JP1342406A patent/JPH03201563A/ja active Pending
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