JPH04137733A - バイポーラトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、バイポーラトランジスタの製造方法に係り、
特に高集積化可能な小型のエピタキシャルベースバイポ
ーラトランジスタおよびヘテロ接合バイポーラトランジ
スタの製造方法に関する。

（従来の技術） 半導体装置の高速化、高集積化に伴い、バイポーラトラ
ンジスタの高速化が急速に進められている。このような
なかでバイポーラトランジスタでは、高不純物濃度でか
つ浅いベース層の形成が今まで以上に必要となっている
。

この要求に対応するため、近年シリコンエピタキシャル
ベーストランジスタや、シリコンバイポーラトランジス
タ以上の高速化が期待できるものとして、シリコン系の
へテロ接合バイポーラトランジスタの研究が盛んに行な
われている。

例えば、シリコンエピタキシャルベーストランジスタ（
１９８９１ＥＤＨ，ｐ２２９．Ｊ、Ｎ、Ｂｕｒｇｈａｒ
ｔｚ、ｅｔ　ａｌ）は、第３図に示すように、素子分離
領域の形成されたｎ型シリコン基板５０上にベース層と
なるｐ型エピタキシャルシリコン層５１を形成し、素子
形成領域上に５ｉ０２膜５２とＳｉ３Ｎ４膜５３からな
るパッドを形成する。その後、シリコンエピタキシャル
ラテラル成長によりこのパッド上に至るｐ十エピタキシ
ャル層からなるベース引出し層５４を形成する。次にベ
ース引出し層表面にＳｉｏ２膜５５膜形５しエミッタ開
口部底部のＳｉ３Ｎ４膜５３，５ｉ０２膜５２を除去し
ｐ型エピタキシャル層５１を露出させ、Ａｓドープのｎ
＋型エミッタポリシリコン膜５６を形成し、ｐ型エピタ
キシャルシリコン層５１中にＲＡＴによりＡＳを拡散す
ることによりエミッタ領域５７を形成することによって
形成される。

この構造では、素子形成領域内に５１０２膜・Ｓｉ３Ｎ
４膜パッドを形成しているため、素子形成領域を広くと
る必要があり、コレクタベース接合面積が大きくなる上
、微細化を阻む問題となっていた。

また、シリコン系へテロバイポーラトランジスタについ
ては第４図に示す（１９８９１ＥＤＭ、ｐ６４７．Ｊ、
Ｅ、Ｔｕｒｎｅｒ、ｅｔ　ａｌ　）ように、ベースにシ
リコンよりバンドギャップの狭いシリコン・ゲルマニウ
ム合金層を用いている。このトランジスタは次のように
して形成される。

まず、ｎ　型コレクタ埋め込み層６０上にコレクタ層と
なるｎ型エピタキシャル層６１、ベース層となるｐ型エ
ピタキ、シャル層６２、エミッタ層となるｎ型エピタキ
シャル層６３を順次形成し、素子形成領域以外のエピタ
キシャル層を方向性エツチングにより除去しメサ型構造
を形成する。次に、メサ型構造の側壁に５ｉ０２膜によ
るサイドウオール６４を形成し、その後全面に５ｉ０２
膜６５を形成した後、エミッタコンタクト領域およびベ
ースコンタクト領域とコレクタコンタクト領域の５ｉ０
２膜６５を除去し、イオン注入法によりＡｓおよびＢを
高濃度にドープする。続いてエミッタ、ベース、コレク
タコンタクト領域にＡノミ極６６を形成する。

この構造でも、メサ型の素子形成領域内にベースコンタ
クト領域も同時に形成しているため素子形成領域が広く
なっている。

このように、これらの構造ではベース・コレクタ接合面
積が大きく、そのためベース・コレクタ接合容量も大き
くなってしまうという問題があった。

（発明が解決しようとする課題） 以上のように従来のシリコンエピタキシャルベーストラ
ンジスタや、シリコンへテロ接合／くイポーラトランジ
スタにおいては、ベース・コレクタ接合容量が大きいた
め十分な高性能化をはかることができないという問題が
あった。

本発明は、前記実情に鑑みてなされたもので、エピタキ
シャルベースバイポーラトランジスタやヘテロ接合バイ
ポーラトランジスタの高性能化および高集積化をはかる
ことを目的とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、基板表面に形成され、まわりを溝で
かこまれたコレクタ層としての第１導電型の第１の半導
体層と、この溝内に順次埋め込まれた絶縁層および導体
層と、前記第１の半導体層および導体層上にエピタキシ
ャル成長せしめられたベース層としての第２の導電型の
第２の半導体層と、この上層に形成されたエミッタ層と
しての第１の導電型の第３の半導体層とを具備し、前記
導体層をベース引き出し領域として用い、バイポーラト
ランジスタを構成するようにしている。

また本発明では、基板表面にコレクタとなる第１の半導
体層を形成し、この第１の半導体層の不要部分を選択的
に除去して溝を形成し、さらにこの所定の深さまで第１
の絶縁膜を埋め込み、こののちこの溝の上方にベース引
出し層となる導電膜を埋め込み、続いてこの導電膜およ
び第１の半導体層上にベース層となる第２の半導体層を
形成したのち、この第２の半導体層上に第２の絶縁膜を
形成し、この第２の絶縁膜にエミッタを形成するために
開口部を形成してこの第２の半導体層を露出させ、この
開口部の内部、あるいは開口部の内部および第２の絶縁
膜上にエミッタ層となる第１導電型の第３の半導体を形
成するようにしている。

（作用） 上記構成によれば、ベース引き出し領域下にはコレクタ
領域がなく溝に埋め込まれた絶縁層となっているため、
ベース・コレクタ接合面積を十分ニ低減でき、ベース・
コレクタ接合容量も低減することことができる。従って
、高速で高集積化が可能なバイポーラトランジスタを得
ることかできる。

また上記方法によれば、予めコレクタ層となる第１の半
導体層の素子形成領域を除く部分に溝を形成し、この溝
に素子分離として使用する絶縁膜とベース引出し層とな
る導電膜が埋め込まれ、こにより平坦化された状態で、
ベースとなる第２の半導体層が形成されるようになって
いるため、容易に信頼性の高いバイポーラトランジスタ
を得ることができる。

（実施例） 以下、本発明の詳細な説明する。

第１図は、本発明実施例のシリコン系へテロ接合バイポ
ーラトランジスタを示す図である。

このバイポーラトランジスタは、ｐ−型シリコン基板１
内に形成されたコレクタ引き出し層としてのｎ＋埋め込
み層２と、この上層に形成されたコレクタとしてのｎエ
ピタキシャル９９３２層３とが、素子分離用の第１の溝
Ｔ１によって分離された領域内に形成された第２の溝Ｔ
２溝てがこまれた凸部を形成しており、この第２の溝内
に順次酸化シリコン膜１０およびｐ十多結晶シリコン層
１１が埋め込まれ、このｎエピタキシャル９９３２層３
およびｐ十多結晶シリコン層１１上にベース層としての
ｐ型エピタキシャルシリコン層１２が形成され、さらに
この上層にエミッタ層としてのｎ型エピタキシャルシリ
３２層１５と、エミッタコンタクト層としてのｎ十型エ
ピタキシャルシリコン層１６が形成され、前記ｐ十多結
晶シリコン層１１をベース引き出し領域とし、これにコ
ンタクトするように電極１７が形成されて構成されてい
る。ここで素子分離用の第１の溝ＴＩの下方には反転防
止用のｐ＋チャネルストッパ層７が形成され、内壁には
熱酸化で形成された酸化シリコン膜８を介して多結晶シ
リコン９が充填されている。また、１３は表面を覆う酸
化シリコン膜、１４は窒化シリコン膜である。

次にこのペテロ接合バイポーラトランジスタの製造工程
について説明する。

まず、第２図（ａ）に示すように、ｐ−型シリコン基板
１上に、Ａｓを高濃度にドープした膜厚１１０００ｎの
コレクタ埋め込み層２および、膜厚５００〜２００ｎｍ
のｎ型エピタキシャルシリコン層からなるコレクタ層３
を順次成長せしめる。

次に、第２図（ｂ）に示すように、ＣＶＤ法により酸化
シリコン膜４および窒化シリコン膜５を順次形成し、バ
ターニングを行いこれをマスクとして、エミッタ・ベー
ス形成領域とコレクタコンタクト形成領域以外のｎ型エ
ピタキシャル層３、コレクタ埋め込み層２の１部を方向
性エツチングにより除去し、深さ８００ｎｍの浅い第２
の溝Ｔ２を形成する。

続いて、第２図（Ｃ）に示すように、素子形成領域の外
側にコレクタ層を分離するための４．５μｍの深い第１
の溝Ｔ１を形成し、この第１の溝の底部にＢを５　Ｘ　
１０１３ｃｍ−２程度イオン注入しチャネルストッパ７
を形成する。そして熱酸化によりこの第１の溝Ｔ１の内
壁に膜厚１１００ｎの酸化シリコン膜８を形成したのち
、アンドープポリシリコン９を埋め込む。

次に、第２図（ｄ）に示すように、第２の溝Ｔｌ内にＣ
ＶＤ法により酸化シリコン膜を５００ｎｍ程度の深さま
で埋め込み、続いてＢを１×１０２１ｃＩＩｌ−３程度
ドープした多結晶シリコン膜１１を３００ｎｍ程度埋め
込みウェハ表面を平坦化する。この多結晶シリコン１〕
は、ベース引出し層として用いられる。

この後、エミッタ・ベース形成領域とコレクタ・コンタ
クト領域上の窒化シリコン膜５および酸化シリコン膜４
を除去する。

次に、第２図（ｅ）に示すように、ベース層としてＢを
Ｉ　Ｘ　１０１９ｃｍ−３程度ドープした膜厚５０ｎＩ
１１のシリコン・ゲルマニウム（５ｉＧｅ）合金層１２
をエピタキシャル成長し、バターニングを行い不必要な
部分のシリコン・ゲルマニウム合金層１２および多結晶
シリコン層１１を方向性エツチングにより除去する。

続いて、第２図（ｒ）に示すように、ＣＶＤ法により膜
厚５０ｎｍの酸化シリコン膜１３、膜厚２００ｎＩ１１
の窒化シリコン膜１４を順次形成した後、バターニング
を行いエミッタ形成領域上の窒化シリコン膜１４を方向
性エツチングにより除去し、続いて酸化シリコン膜１３
を弗酸系の溶液により除去することによりエミッタ開口
を行い、エミッタ形成領域のシリコン・ゲルマニウム合
金層１２を露出させる。このときコレクタ・コンタクト
領域上の絶縁膜も同時に除去する。

次に、第２図（ｇ＞に示すように、エミッタ領域となる
Ａｓドープのシリコン層１５とエミッタコンタクト層と
しての高濃度のＡｓドープシリコン層１６を順次選択エ
ピタキシャル成長によりエミッタ開口部とコレクタコン
タクト部に形成する。

この２つの層はエミッタ開口部ではエミッタ領域および
エミッタコンタクト層としてはたらき、コレクタコンタ
クト部ではコレクタコンタクト層としてはたらく。この
後コレクタコンタクト領域にＡｓのイオン注入を行いｎ
　コレクタ引出し領域を形成する。

続いて、第２図（ｈ）に示すように、ベース電極を形成
するための開口を行いシリコン・ゲルマニウム合金層１
２を露出させる。

最後に、エミッタ、ベース、コレクタコンタクト上にＡ
ノミ極１７を形成し、第１図に示したヘテロ接合バイポ
ーラトランジスタが形成される。

この構造によれば、ベースとコレクタの接合面積を小さ
くできそれに従いベース・コレクタ接合容量も小さくす
ることができる。これにより高集積化が可能でかつ高速
のバイポーラトランジスタを形成することができる。

また、上記方法によればマスク合わせ工程が低減され、
工数の低減をはかることができる。さらに、基板表面が
平坦であるため、電極形成が容易となる。

本発明は前記実施例に限定されることなく適宜変更可能
である。例えばシリコンφゲルマニウム合金層の代わり
に、Ｂをドープしたシリコンエピタキシャル層を形成す
れば、同様の作用をもたらすエピタキシャルベースバイ
ボーラトランジスタが得られる。また各半導体層として
、化合物半導体を用いることも可能であり、さらなる高
速化をはかることができる。

〔発明の効果〕

以上説明してきたように本発明によれば、絶縁膜埋め込
み技術とエピタキシャル技術を利用して小型で、高速か
つ高集積化の可能なバイポーラトランジスタを得ること
ができる。

【図面の簡単な説明】

第１図は本発明の実施例のへテロ接合バイポーラトラン
ジスタを示す図、第２図（ａ’）乃至第２図（ｈ）は同
トランジスタの製造工程を示す図、第３図および第４図
は従来のバイポーラトランジスタを示す図である。 １・・・ｐ−型シリコン基板、 ２・・・ｎ＋型コレクタ埋め込み層、 ３・・・ｎ型コレクタ層、Ｔｌ・・・第１の溝、Ｔｌ・
・・第２の溝、 ４．１０．１３・・・酸化シリコン膜、５．１４・・・
窒化シリコン膜、 ７・・・ｐ　チャネルストッパ、 ８・・・酸化シリコン膜、 ９・・・アンドープ多結晶シリコン、 １１・・・Ｂドープ多結晶シリコン、 １２・・・シリコン・ゲルマニウム合金層、１５・・・
ｎ型シリコンエピタキシャル層、１６・・・ｎ＋型シリ
コンエピタキシャル層、１７・・・Ａｊ！電極。 第 図 （ａ） 芙ズ門？−々ワク （ｂ） 第 図 け１１） （Ｃ） （ｄ） 第 図 （ゼΦ？） （ｅ） （ｆ） 第 図 （ぞの３） （ｈｌ 第 図 （ヤの４）

Claims (2)

【特許請求の範囲】
1. （１）基板表面に形成され、まわりを溝でかこまれたコ
   レクタ層としての第１導電型の第１の半導体層と、 前記溝内に順次埋め込まれた絶縁層および導体層と、 前記第１の半導体層および前記導体層上にエピタキシャ
   ル成長せしめられたベース層としての第２の導電型の第
   ２の半導体層と、 前記第２の半導体層上に形成されたエミッタ層としての
   第１の導電型の第３の半導体層とを具備し、 前記導体層をベース引き出し領域として用いたことを特
   徴とするバイポーラトランジスタ。
2. （２）基板表面にコレクタとなる第１の半導体層を形成
   する第１の半導体層形成工程と、前記第１の半導体層の
   不要部分を選択的に除去して溝を形成する溝形成工程と
   、 前記溝の所定の深さまで第１の絶縁膜を埋め込み、この
   のちこの溝の上方にベース引出し層となる導電膜を埋め
   込む埋め込み工程と、 前記導電膜および前記第１の半導体層上にベース層とな
   る第２の半導体層を形成する第２の半導体層形成工程と
   、 前記第２の半導体層上に第２の絶縁膜を形成し、この第
   ２の絶縁膜にエミッタを形成するために開口部を形成す
   る第２の絶縁膜形成工程と、前記開口部の内部、あるい
   は開口部の内部および第２の絶縁膜上に、エミッタ層と
   なる第１導電型の第３の半導体層を形成する第３の半導
   体層形成工程とを含むようにしたことを特徴とするバイ
   ポーラトランジスタの製造方法。