JPH0320175B2 - - Google Patents
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- Publication number
- JPH0320175B2 JPH0320175B2 JP59202783A JP20278384A JPH0320175B2 JP H0320175 B2 JPH0320175 B2 JP H0320175B2 JP 59202783 A JP59202783 A JP 59202783A JP 20278384 A JP20278384 A JP 20278384A JP H0320175 B2 JPH0320175 B2 JP H0320175B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frame synchronization
- bit
- signal
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割多重通信方式に利用する。特
に、伝送データがフレーム同期用ビツトを含むこ
とによりフレーム同期を構成している場合に、受
信データ列からフレーム同期用ビツトを検出して
フレーム同期を確立するためのフレーム同期回路
に関するものである。
に、伝送データがフレーム同期用ビツトを含むこ
とによりフレーム同期を構成している場合に、受
信データ列からフレーム同期用ビツトを検出して
フレーム同期を確立するためのフレーム同期回路
に関するものである。
従来の時分割多重通信方式に用いられるフレー
ム構成を第３図に示す。１フレーム同期用ワード
周期（１マルチフレームMF）は、数個から数百
個のフレームＦからなり、１フレームＦは１ビツ
トのフレーム同期用ビツト（F′またはMF′）と複
数ビツトからなる多重データＤとから構成され
る。ここでフレーム同期用ビツトは、１フレーム
毎に各フレーム同期倫ブツトF′とMF′が繰返され
る。特に、フレーム同期用ビツトF′は、１回おき
に「１」、「０」パターンが交互する。
ム構成を第３図に示す。１フレーム同期用ワード
周期（１マルチフレームMF）は、数個から数百
個のフレームＦからなり、１フレームＦは１ビツ
トのフレーム同期用ビツト（F′またはMF′）と複
数ビツトからなる多重データＤとから構成され
る。ここでフレーム同期用ビツトは、１フレーム
毎に各フレーム同期倫ブツトF′とMF′が繰返され
る。特に、フレーム同期用ビツトF′は、１回おき
に「１」、「０」パターンが交互する。
第２図に従来例のフレーム同期回路の要部回路
構成図を示す。入力端子１に入力した受信データ
列は同期信号分離回路２に入力する。１フレーム
ＦがＡビツトで構成されているとすれば、同期信
号分離回路２は2Aビツト毎に信号ａを出力する。
同期制御回路３は信号ａを入力してフレーム同期
ビツトの判定、制御を行い、フレーム同期が確立
していない場合にはシフトパルスｂを出力する。
構成図を示す。入力端子１に入力した受信データ
列は同期信号分離回路２に入力する。１フレーム
ＦがＡビツトで構成されているとすれば、同期信
号分離回路２は2Aビツト毎に信号ａを出力する。
同期制御回路３は信号ａを入力してフレーム同期
ビツトの判定、制御を行い、フレーム同期が確立
していない場合にはシフトパルスｂを出力する。
同期信号分離回路２は、シフトパルスｂを入力
すると、信号ａを取出すタイミングを１クロツク
遅らせる。同期制御回路３はシストパルスｂを出
力することにより、フレーム同期ビツトF′がｍ回
連続検出されたと判定するとシフトパルスｂの出
力を止める。フレーム同期用ビツトF′の周期の受
信が確立すると、入力信号IN中に含まれる
MF′ビツトの時間位置は明らかとなる（第３図）。
すると、信号ａを取出すタイミングを１クロツク
遅らせる。同期制御回路３はシストパルスｂを出
力することにより、フレーム同期ビツトF′がｍ回
連続検出されたと判定するとシフトパルスｂの出
力を止める。フレーム同期用ビツトF′の周期の受
信が確立すると、入力信号IN中に含まれる
MF′ビツトの時間位置は明らかとなる（第３図）。
同期信号分離回路２は、入力信号INの中から
MF′ビツトを抽出しエクスクルシブオア回路４の
一方へ入力する。エクスクルシブオア回路４の他
方へはパタン発生回路５の出力信号ｄが入力さ
れ、２つの信号が比較される。パタン発生回路５
は、MF′ビツトと同一のパタンを発生する。同期
制御回路６はエクスクルシブオア回路４の出力信
号ｅを入力してMF′ビツト同期の判定および制御
を行うもので、MF′ビツト同期が確立していない
と判定した場合はシフトパルスｆをパタン発生回
路５へ出力し信号ｄを１クロツク遅らせる。信号
MF′とｄのパタンが一致すると、同期制御回路６
は、MF′ビツト同期が確立したと判断しシフトパ
ルスｆを止める。ただし、同期制御回路６は同期
制御回路３からのフレーム同期用ビツトの受信周
期確立状態信号ｇが入力されない場合には、信号
ｅを受付けずMF′ビツト同期外れ状態となつてい
る。
MF′ビツトを抽出しエクスクルシブオア回路４の
一方へ入力する。エクスクルシブオア回路４の他
方へはパタン発生回路５の出力信号ｄが入力さ
れ、２つの信号が比較される。パタン発生回路５
は、MF′ビツトと同一のパタンを発生する。同期
制御回路６はエクスクルシブオア回路４の出力信
号ｅを入力してMF′ビツト同期の判定および制御
を行うもので、MF′ビツト同期が確立していない
と判定した場合はシフトパルスｆをパタン発生回
路５へ出力し信号ｄを１クロツク遅らせる。信号
MF′とｄのパタンが一致すると、同期制御回路６
は、MF′ビツト同期が確立したと判断しシフトパ
ルスｆを止める。ただし、同期制御回路６は同期
制御回路３からのフレーム同期用ビツトの受信周
期確立状態信号ｇが入力されない場合には、信号
ｅを受付けずMF′ビツト同期外れ状態となつてい
る。
しかし、このような従来の回路では、その回路
構成上フレーム同期用ビツトは規則正しい繰返し
パタンであることが必要条件であり、また１同期
ワード周期（１マルチフレーム）中に含まれるフ
レーム数が増大すればするほどマルチフレームの
同期を確立するのに要する時間が増大する欠点が
あつた。
構成上フレーム同期用ビツトは規則正しい繰返し
パタンであることが必要条件であり、また１同期
ワード周期（１マルチフレーム）中に含まれるフ
レーム数が増大すればするほどマルチフレームの
同期を確立するのに要する時間が増大する欠点が
あつた。
時分割多重通信方式のように受信データ列にフ
レーム構成が存在する通信系においては、受信デ
ータからフレーム同期およびマルチフレーム同期
を確立するのに要する時間は無駄時間となるため
この無駄時間を極力少なくする必要がある。
レーム構成が存在する通信系においては、受信デ
ータからフレーム同期およびマルチフレーム同期
を確立するのに要する時間は無駄時間となるため
この無駄時間を極力少なくする必要がある。
本発明はこの点を解決するもので、時分割多重
通信のように受信データがフレーム構成およびマ
ルチフレーム構成を形成する場合に、受信データ
中のフレーム同期用ワードとして任意のビツト構
成を形成した場合においてフレーム同期用ワード
の繰返し同期が長期化した場合にもフレーム同期
およびマルチフレーム同期（フレーム同期用ワー
ド同期）を確立するのに要する無駄時間を極力少
なくするフレーム同期回路を提供することを目的
とする。
通信のように受信データがフレーム構成およびマ
ルチフレーム構成を形成する場合に、受信データ
中のフレーム同期用ワードとして任意のビツト構
成を形成した場合においてフレーム同期用ワード
の繰返し同期が長期化した場合にもフレーム同期
およびマルチフレーム同期（フレーム同期用ワー
ド同期）を確立するのに要する無駄時間を極力少
なくするフレーム同期回路を提供することを目的
とする。
本発明は、全部でＭビツトにて構成されるフレ
ーム同期用ワードが各フレームにＮビツト（Ｍ＞
Ｎ）ずつ割り当てられるデータ伝送系において、
局部的に発生したフレーム同期用ビツトの受信タ
イミングを用いてこのタイミングに相当する受信
データをＬビツトのシフトレジスタに貯蔵する手
段と、このＬビツトの構成する符号がＭビツトに
て構成されるフレーム同期用ワードの構成要素で
あるかどうかを判定する手段と、この判定する手
段がフレーム同期用ワードの構成要素ではないと
判定した場合には、局部的に発生するフレーム同
期用ビツト受信タイミングを１ビツトシフトした
後に再び前記判定を実行する手段と、この判定す
る手段がＬビツト符号がフレーム同期用ワードの
構成要素であると判定すると局部的に発生するフ
レーム同期用ビツト受信タイミングを１ビツトシ
フトする制御を停止する手段と、上記判定する手
段がＬビツト符号がＭビツトにて構成されるフレ
ーム同期用ワードのどの部分の構成要素であるか
を判定するとこの位置情報を知ることにより受信
データ列からフレーム同期およびマルチフレーム
同期（フレーム同期用ワード同期）を確立する手
段を備えたことを特徴する。
ーム同期用ワードが各フレームにＮビツト（Ｍ＞
Ｎ）ずつ割り当てられるデータ伝送系において、
局部的に発生したフレーム同期用ビツトの受信タ
イミングを用いてこのタイミングに相当する受信
データをＬビツトのシフトレジスタに貯蔵する手
段と、このＬビツトの構成する符号がＭビツトに
て構成されるフレーム同期用ワードの構成要素で
あるかどうかを判定する手段と、この判定する手
段がフレーム同期用ワードの構成要素ではないと
判定した場合には、局部的に発生するフレーム同
期用ビツト受信タイミングを１ビツトシフトした
後に再び前記判定を実行する手段と、この判定す
る手段がＬビツト符号がフレーム同期用ワードの
構成要素であると判定すると局部的に発生するフ
レーム同期用ビツト受信タイミングを１ビツトシ
フトする制御を停止する手段と、上記判定する手
段がＬビツト符号がＭビツトにて構成されるフレ
ーム同期用ワードのどの部分の構成要素であるか
を判定するとこの位置情報を知ることにより受信
データ列からフレーム同期およびマルチフレーム
同期（フレーム同期用ワード同期）を確立する手
段を備えたことを特徴する。
Ｌビツト符号がフレーム同期用ワードの構成要
素であると判定されるまで信号の位相補正を繰返
し、一度Ｌビツト符号がフレーム同期用ワードの
構成要素であると判定されると次にＬビツト符号
が、フレーム同期用ワードの構成要素ではないと
判定されるまでフレーム同期用ビツト受信タイミ
ングの発生周期を保持する。
素であると判定されるまで信号の位相補正を繰返
し、一度Ｌビツト符号がフレーム同期用ワードの
構成要素であると判定されると次にＬビツト符号
が、フレーム同期用ワードの構成要素ではないと
判定されるまでフレーム同期用ビツト受信タイミ
ングの発生周期を保持する。
本発明の一実施例を図面に基づいて説明する。
第１図は本発明一実施例の要部ブロツク構成図
である。入力端子１をＬビツトシフトレジスタ１
０の入力に接続する。このＬビツトシフトレジス
タ１０の出力を2L×ＰビツトのROM（Read Only
Memory）１１に導き、この出力を状態制御回路
１２およびフレームカウンタ１３にそれぞれ導
く。この状態制御回路１２の出力をフレームカウ
ンタ１３に導く。このフレームカウンタ１３の出
力を上記Ｌビツトシフトレジスタ１０に導く。
である。入力端子１をＬビツトシフトレジスタ１
０の入力に接続する。このＬビツトシフトレジス
タ１０の出力を2L×ＰビツトのROM（Read Only
Memory）１１に導き、この出力を状態制御回路
１２およびフレームカウンタ１３にそれぞれ導
く。この状態制御回路１２の出力をフレームカウ
ンタ１３に導く。このフレームカウンタ１３の出
力を上記Ｌビツトシフトレジスタ１０に導く。
このような回路構成で、入力端子１に入力した
Ｍビツトにて構成されるフレーム同期用ワードが
各フレームにフレーム同期用ビツトとしてＮ（Ｍ
＞Ｎ）ビツトずつ含まれる入力信号INの受信デ
ータ列は、Ｌビツトシフトレジスタ１０に印加さ
れる。Ｌビツトシフトレジスタ１０は、フレーム
カウンタ１３にて発生するフレーム同期用ビツト
受信タイミング信号ｈにて指示されるデータを入
力信号IN中から選択抽出し、信号ｈにて指示さ
れるビツトをＬビツト貯蔵し、このＬビツトを2L
×Ｐビツトにて構成されるROM１１に出力す
る。ROM１１はＬビツトシフトレジスタ１０の
出力信号ｉをアドレス入力とし、Ｌビツトシフト
レジスタ１０中に貯えられたＬビツト符号が、Ｍ
ビツトにて構成されるフレーム同期用ワード中の
Ｌビツトから構成される部分集合であるかどうか
を判定する。ここでフレーム同期用ワードの部分
集合であることが判定された場合にはＭビツトか
ら構成されるフレーム同期ワード中のどの位置の
部分集合であるかを判定し、前者の判定結果を判
定情報信号ｊとして状態制御回路１２に出力し、
後者の判定結果であるＬビツト符号の発生位置情
報ｋをフレームカウンタ１３に出力する。
Ｍビツトにて構成されるフレーム同期用ワードが
各フレームにフレーム同期用ビツトとしてＮ（Ｍ
＞Ｎ）ビツトずつ含まれる入力信号INの受信デ
ータ列は、Ｌビツトシフトレジスタ１０に印加さ
れる。Ｌビツトシフトレジスタ１０は、フレーム
カウンタ１３にて発生するフレーム同期用ビツト
受信タイミング信号ｈにて指示されるデータを入
力信号IN中から選択抽出し、信号ｈにて指示さ
れるビツトをＬビツト貯蔵し、このＬビツトを2L
×Ｐビツトにて構成されるROM１１に出力す
る。ROM１１はＬビツトシフトレジスタ１０の
出力信号ｉをアドレス入力とし、Ｌビツトシフト
レジスタ１０中に貯えられたＬビツト符号が、Ｍ
ビツトにて構成されるフレーム同期用ワード中の
Ｌビツトから構成される部分集合であるかどうか
を判定する。ここでフレーム同期用ワードの部分
集合であることが判定された場合にはＭビツトか
ら構成されるフレーム同期ワード中のどの位置の
部分集合であるかを判定し、前者の判定結果を判
定情報信号ｊとして状態制御回路１２に出力し、
後者の判定結果であるＬビツト符号の発生位置情
報ｋをフレームカウンタ１３に出力する。
状態制御回路１２はROM１１の出力としての
判定情報信号ｊを入力し、判定情報信号ｊがＬビ
ツトシフトレジスタ１０に貯えられたＬビツト符
号がＭビツトにて構成されるフレーム同期用ワー
ドの部分集合ではないと判定した場合には、フレ
ームカウンタ１３に対しフレーム同期用ビツト受
信タイミング信号ｈを１ビツトシフトする制御信
号ｌを出力し、またＬビツト符号がフレーム同期
用ワードの部分集合であると判定した場合には制
御信号ｌの出力を停止する。
判定情報信号ｊを入力し、判定情報信号ｊがＬビ
ツトシフトレジスタ１０に貯えられたＬビツト符
号がＭビツトにて構成されるフレーム同期用ワー
ドの部分集合ではないと判定した場合には、フレ
ームカウンタ１３に対しフレーム同期用ビツト受
信タイミング信号ｈを１ビツトシフトする制御信
号ｌを出力し、またＬビツト符号がフレーム同期
用ワードの部分集合であると判定した場合には制
御信号ｌの出力を停止する。
状態制御回路１２は上記以外の場合には、すな
わちＬビツト符号ｉが、フレーム同期用ワードの
部分集合に属すると判定される集合およびフレー
ム同期用ワードの部分集合には属さないと判定さ
れる集合のいずれにも属さらにと判定された結果
を判定情報ｊとして入力した場合には、新たな状
態判定は実行せず、制御鐘号ｌは以前の状態を保
持する。
わちＬビツト符号ｉが、フレーム同期用ワードの
部分集合に属すると判定される集合およびフレー
ム同期用ワードの部分集合には属さないと判定さ
れる集合のいずれにも属さらにと判定された結果
を判定情報ｊとして入力した場合には、新たな状
態判定は実行せず、制御鐘号ｌは以前の状態を保
持する。
フレームカウンタ１３は制御信号ｌおよび位置
情報ｋを入力し、フレーム同期用ビツト受信タイ
ミング信号ｈを発生する。フレームカウンタ１３
は制御信号ｌがフレーム同期用ビツト受信タイミ
ング信号ｈの出力タイミングの補正を指示する区
間ではフレーム同期用ビツト受信タイミング信号
ｈをＬ回発生するごとにその出力位相を１ビツト
シフトさせ、これを繰返し制御信号ｌが補正指示
を停止すると信号ｈの位相補正を停止する。
情報ｋを入力し、フレーム同期用ビツト受信タイ
ミング信号ｈを発生する。フレームカウンタ１３
は制御信号ｌがフレーム同期用ビツト受信タイミ
ング信号ｈの出力タイミングの補正を指示する区
間ではフレーム同期用ビツト受信タイミング信号
ｈをＬ回発生するごとにその出力位相を１ビツト
シフトさせ、これを繰返し制御信号ｌが補正指示
を停止すると信号ｈの位相補正を停止する。
すなわち、Ｌビツト符号ｉがフレーム同期用フ
ードの構成要素であると判定されるまで信号ｈの
位相補正を繰返し、一度Ｌビツト符号がフレーム
同期用ワードの構成要素であると判定されると次
にＬビツト符号が、フレーム同期用ワードの構成
要素ではないと判定されるまでフレーム同期用ビ
ツト受信タイミング信号ｈの発生周期を保持す
る。
ードの構成要素であると判定されるまで信号ｈの
位相補正を繰返し、一度Ｌビツト符号がフレーム
同期用ワードの構成要素であると判定されると次
にＬビツト符号が、フレーム同期用ワードの構成
要素ではないと判定されるまでフレーム同期用ビ
ツト受信タイミング信号ｈの発生周期を保持す
る。
一方、Ｌビツト符号がフレーム同期用ワードの
構成要素であると判定されると、そのＬビツト符
号がＭビツトにて構成されるフレーム同期用ワー
ドのどの部分のＬビツト部分集合であるかを判定
した位置情報ｋを入力して、フレーム同期および
マルチフレーム同期（フレーム同期用ワード周
期）を確立する。
構成要素であると判定されると、そのＬビツト符
号がＭビツトにて構成されるフレーム同期用ワー
ドのどの部分のＬビツト部分集合であるかを判定
した位置情報ｋを入力して、フレーム同期および
マルチフレーム同期（フレーム同期用ワード周
期）を確立する。
また、上記実施例中のフレームカウンタ１３の
出力タイミングを用いて、外部にて局部的に発生
するフレーム同期用ビツトと上記実施例中の信号
ｈにて選択抽出されたピツトとを比較した結果を
Ｌビツトシフトレジスタ１０に入力する回路を追
することによりフレーム同期およびマルチフレー
ム同期を確立する回路も本発明の応用例として考
えられる。
出力タイミングを用いて、外部にて局部的に発生
するフレーム同期用ビツトと上記実施例中の信号
ｈにて選択抽出されたピツトとを比較した結果を
Ｌビツトシフトレジスタ１０に入力する回路を追
することによりフレーム同期およびマルチフレー
ム同期を確立する回路も本発明の応用例として考
えられる。
以上説明したように、本発明によれば、フレー
ム同期用ワード送出にかかるフレーム数が増大し
た場合においても、また１フレームに複数ビツト
のフレーム同期用ビツトが存在する場合において
も受信データ列からフレーム同期、マルチフレー
ム同期（フレーム同期用ワード受信周期）確立に
要する無駄時間を極力減らしてフレーム同期およ
びマルチフレーム同期を確立することができる効
果を奏する。
ム同期用ワード送出にかかるフレーム数が増大し
た場合においても、また１フレームに複数ビツト
のフレーム同期用ビツトが存在する場合において
も受信データ列からフレーム同期、マルチフレー
ム同期（フレーム同期用ワード受信周期）確立に
要する無駄時間を極力減らしてフレーム同期およ
びマルチフレーム同期を確立することができる効
果を奏する。
本発明によれば、フレーム同期用ワードの構成
パタンを単純な繰返しパタンに限る必要がなくな
る。
パタンを単純な繰返しパタンに限る必要がなくな
る。
第１図は本発明一実施例の要部ブロツク構成
図。第２図は従来例装置のブロツク構成図。第３
図は一般的な時分割多重通信方式のフレーム構成
を示す図。 １……入力端子、２……同期信号分離回路、
３，６……同期制御回路、５……パタン発生回
路、１０……Ｌビツトシフトレジスタ、１２……
状態制御回路、１３……フレームカウンタ。
図。第２図は従来例装置のブロツク構成図。第３
図は一般的な時分割多重通信方式のフレーム構成
を示す図。 １……入力端子、２……同期信号分離回路、
３，６……同期制御回路、５……パタン発生回
路、１０……Ｌビツトシフトレジスタ、１２……
状態制御回路、１３……フレームカウンタ。
Claims (1)
- 【特許請求の範囲】 １ 受信データ列から、 各フレームにＮビツト（Ｎは１以上の整数）ず
つ割当てられマルチフレーム毎にＭビツト（Ｍは
Ｎより大きい整数）であるフレーム同期用ワード
を検出しフレーム同期およびマルチフレーム同期
を確立する フレーム同期回路において、 受信データ列に同期しフレーム同期用ワードが
存在する繰返しタイミングに等しいタイミング信
号を発生する回路と、 この回路の出力信号のタイミングに一致する受
信データ列中のビツド信号を一時蓄積する回路
と、 この一時蓄積する回路が蓄積したビツト信号を
アドレス入力とし、このビツト信号が上記フレー
ム同期用ワードの少なくとも一部分の集合である
か否かを判定してその判定出力とともに一部分の
集合であると判定するときはそのビツト信号がど
の部分の構成要素であるかを判定してその位置情
報を出力する回路と、 この回路が上記集合でないことを判定している
ときにはタイミング信号を発生する回路の出力信
号位相を変化させ、上記集合であることを判定し
ているときには上記出力信号の位相の変化を停止
させる手段と、 上記判定する回路が上記一部分の集合であるこ
とを判定しているときには上記判定する回路が出
力する位置情報によりフレーム同期およびマルチ
フレーム同期を確立する手段と を備えたことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202783A JPS6179333A (ja) | 1984-09-26 | 1984-09-26 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202783A JPS6179333A (ja) | 1984-09-26 | 1984-09-26 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6179333A JPS6179333A (ja) | 1986-04-22 |
| JPH0320175B2 true JPH0320175B2 (ja) | 1991-03-18 |
Family
ID=16463114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202783A Granted JPS6179333A (ja) | 1984-09-26 | 1984-09-26 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6179333A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58177058A (ja) * | 1982-04-08 | 1983-10-17 | Mitsubishi Electric Corp | 同期符号検出回路 |
-
1984
- 1984-09-26 JP JP59202783A patent/JPS6179333A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6179333A (ja) | 1986-04-22 |
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