JPH03203089A - 擬似スタティックｒａｍのリセット回路 - Google Patents
擬似スタティックｒａｍのリセット回路Info
- Publication number
- JPH03203089A JPH03203089A JP1340564A JP34056489A JPH03203089A JP H03203089 A JPH03203089 A JP H03203089A JP 1340564 A JP1340564 A JP 1340564A JP 34056489 A JP34056489 A JP 34056489A JP H03203089 A JPH03203089 A JP H03203089A
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリバックアップを必要とするコンピュー
タ等の機器における擬似スタティックＲＡＭのリセット
回路に関する。
タ等の機器における擬似スタティックＲＡＭのリセット
回路に関する。
従来の技術
一般に、ＰＯＳシステムまたはコンピュータ等の機器に
は、各種のデータ等を記憶する手段として擬似スタティ
ックＲＡＭを配設したものがある。
は、各種のデータ等を記憶する手段として擬似スタティ
ックＲＡＭを配設したものがある。
この擬似スタティックＲＡ、Ｍは、その記憶内容を保持
する場合には一定の周期でリフレッシュを行う必要があ
る。このため、メモリバックアップを必要とする機器に
は、リフレッシュ回路とリセット回路とが設けられてい
る。
する場合には一定の周期でリフレッシュを行う必要があ
る。このため、メモリバックアップを必要とする機器に
は、リフレッシュ回路とリセット回路とが設けられてい
る。
そして、通常、擬似スタティックＲＡ Ｍはリフレッシ
ュ回路からのリフレッシュ信号に基づきリフレッシュを
行う。
ュ回路からのリフレッシュ信号に基づきリフレッシュを
行う。
また、機器の電源切断時には、擬似スタティックＲＡＭ
はリセット回路からのリセット信号に基づきセルフリフ
レッシュモードに移行し、リフレッシュを継続して行う
。
はリセット回路からのリセット信号に基づきセルフリフ
レッシュモードに移行し、リフレッシュを継続して行う
。
このような従来の機器の一例を第３図及び第４図に基づ
いて説明する。この装置は、第３図に示すように、ＣＰ
ＵＩがクロック信号線１ａを介してリフレッシュ回路２
に接続されると共にリセット信号線】ｂを介してアンド
回路３の一方の入力端子に接続されている。但し、前記
リフレッシュ回路２は、前記ＣＰＵＩからのクロック信
号を分周してリフレッシュ信号を形威するものである。
いて説明する。この装置は、第３図に示すように、ＣＰ
ＵＩがクロック信号線１ａを介してリフレッシュ回路２
に接続されると共にリセット信号線】ｂを介してアンド
回路３の一方の入力端子に接続されている。但し、前記
リフレッシュ回路２は、前記ＣＰＵＩからのクロック信
号を分周してリフレッシュ信号を形威するものである。
そして、）１１１記リフレッシュ回路２がリフレッシュ
信号線２ａを介して前記アンド回路３の他方の入力端子
に接続されている。さらに、前記アンド回路３の出力端
子がリセット／リフレッシュ信号線３ａを介して擬似ス
タティックＲＡＭ４に接続されている。
信号線２ａを介して前記アンド回路３の他方の入力端子
に接続されている。さらに、前記アンド回路３の出力端
子がリセット／リフレッシュ信号線３ａを介して擬似ス
タティックＲＡＭ４に接続されている。
このような構成において、第４図に示すように、通常、
リフレッシュ回路２はクロック信号線１ａを介してＣＰ
ＵＩよりクロック信号１が入力される。そして、リフレ
ッシュ回路２は入力されたクロック信号ｌを分周してリ
フレッシュ信号ＲＥＦＯＯを形威し、これをリフレッシ
ュ信号線２ａを介してアンド回路３に出力する。
リフレッシュ回路２はクロック信号線１ａを介してＣＰ
ＵＩよりクロック信号１が入力される。そして、リフレ
ッシュ回路２は入力されたクロック信号ｌを分周してリ
フレッシュ信号ＲＥＦＯＯを形威し、これをリフレッシ
ュ信号線２ａを介してアンド回路３に出力する。
一方、外部からリセット命令が入力されたＣＰＵ１はリ
セット信号線１ｂを介してリセット信号ＲＥＳＯをアン
ド回路３に出力する。
セット信号線１ｂを介してリセット信号ＲＥＳＯをアン
ド回路３に出力する。
さらに、アンド回路３は入力されたリフレッシュ信号Ｒ
ＥＦＯＯとリセット信号ＲＥＳＯとの論理積を算出し、
その算出結果であるリセット／リフレッシュ信号ＲＥＦ
Ｏをリセット／リフレッシュ信号線３ａを介して擬似ス
タティックＲＡＭ４に出力する。
ＥＦＯＯとリセット信号ＲＥＳＯとの論理積を算出し、
その算出結果であるリセット／リフレッシュ信号ＲＥＦ
Ｏをリセット／リフレッシュ信号線３ａを介して擬似ス
タティックＲＡＭ４に出力する。
そして、擬似スタティックＲＡＭ４は、リセット信号Ｒ
ＥＳＯとリフレッシュ信号ＲＥＦＯとに基づき、リフレ
ッシュ及びセルフリフレッシュ動作を行う。すなわち、
ＰＳ−ＲＡＭのリフレッシュ端子、すなわち、リフレッ
シュ回路２のリフレッシュ信号線２ａがＣＰＵのクロッ
クを分周することに作成されるリフレッシュ信号ＲＥＦ
ＯＯが１８０μｓ以上の間Ｌｏｗレベルであるとすると
、ＲＡＭ内部でリフレッシュアドレスを内部で自動的に
発生してリフレッシュする。また、ＰＳ−ＲＡＭのリフ
レッシュ端子が８μｓ以上続けてＬｏｗの状態の時、Ｒ
ＡＭの内蔵リフレッシュタイマーが始動し、一定の周期
で内部でリフレッシュを行う。
ＥＳＯとリフレッシュ信号ＲＥＦＯとに基づき、リフレ
ッシュ及びセルフリフレッシュ動作を行う。すなわち、
ＰＳ−ＲＡＭのリフレッシュ端子、すなわち、リフレッ
シュ回路２のリフレッシュ信号線２ａがＣＰＵのクロッ
クを分周することに作成されるリフレッシュ信号ＲＥＦ
ＯＯが１８０μｓ以上の間Ｌｏｗレベルであるとすると
、ＲＡＭ内部でリフレッシュアドレスを内部で自動的に
発生してリフレッシュする。また、ＰＳ−ＲＡＭのリフ
レッシュ端子が８μｓ以上続けてＬｏｗの状態の時、Ｒ
ＡＭの内蔵リフレッシュタイマーが始動し、一定の周期
で内部でリフレッシュを行う。
発明が解決しようとする課題
リフレッシュ信号ＲＥＦＯＯがオンとなるタイミングと
リセット信号ＲＥＳＯがオンとなるタイミングとが非同
期であるため、リフレッシュ信号ＲＥＦＯＯがオンとな
った直後にリセット信号ＲＥＳＯがオンとなる場合、す
なわち、擬似スタティックＲＡＭ４がリフレッシュを開
始した直後にリセットが実行される場合があり、このと
き、リセット／リフレッシュ信号ＲＥＦＯにパルスＡが
発生し、このパルスＡにより擬似スタティックＲＡＭが
誤動作して記憶内容が破壊されるという問題がある。
リセット信号ＲＥＳＯがオンとなるタイミングとが非同
期であるため、リフレッシュ信号ＲＥＦＯＯがオンとな
った直後にリセット信号ＲＥＳＯがオンとなる場合、す
なわち、擬似スタティックＲＡＭ４がリフレッシュを開
始した直後にリセットが実行される場合があり、このと
き、リセット／リフレッシュ信号ＲＥＦＯにパルスＡが
発生し、このパルスＡにより擬似スタティックＲＡＭが
誤動作して記憶内容が破壊されるという問題がある。
課題を解決するための手段
ＣＰｔＪと、このＣＰｔＪからのクロック信号よりリフ
レッシュ信号を形成するリフレッシュ回路と、前記ＣＰ
Ｕからのリセット信号が任意のタイミングでオンとなっ
たとき前記リフレッシュ回路からのリフレッシュ信号が
オンとなった直後から前記ＣＰＵからのクロック信号の
略ｌクロックに相当する時間の経過後にリセット信号が
オンとなるタイミングを再設定するリセットタイミング
同期回路と、前記ＣＰＵにより情報の書込み及び情報の
読出しが行われると共に前記リフレッシュ回路からのリ
フレッシュ信号に基づき記憶内容のリフレッシュを行い
前記リセットタイミング同期回路からのリセット信号に
基づきリセットを行う擬似スタティックＲＡＭとより構
成した。
レッシュ信号を形成するリフレッシュ回路と、前記ＣＰ
Ｕからのリセット信号が任意のタイミングでオンとなっ
たとき前記リフレッシュ回路からのリフレッシュ信号が
オンとなった直後から前記ＣＰＵからのクロック信号の
略ｌクロックに相当する時間の経過後にリセット信号が
オンとなるタイミングを再設定するリセットタイミング
同期回路と、前記ＣＰＵにより情報の書込み及び情報の
読出しが行われると共に前記リフレッシュ回路からのリ
フレッシュ信号に基づき記憶内容のリフレッシュを行い
前記リセットタイミング同期回路からのリセット信号に
基づきリセットを行う擬似スタティックＲＡＭとより構
成した。
作用
リフレッシュ回路からのリフレッシュ信号がオンとなっ
て擬似スタティックＲＡＭがリフレッシュを開始した直
後からＣＰＵの略ｌクロックに相当する時間が経過した
後にリセット信号がオンとなってリセットが実行される
ので、リフレッシュ回路からのリフレッシュ信号がオン
となった直後にＣＰＵからのリセット信号がオンとなっ
た場合であってもリフレッシュ信号にパルスが発生する
ということが無くなり、その結果、擬似スタティックＲ
ＡＭが誤動作して記憶内容が破壊されるということが無
くなる。
て擬似スタティックＲＡＭがリフレッシュを開始した直
後からＣＰＵの略ｌクロックに相当する時間が経過した
後にリセット信号がオンとなってリセットが実行される
ので、リフレッシュ回路からのリフレッシュ信号がオン
となった直後にＣＰＵからのリセット信号がオンとなっ
た場合であってもリフレッシュ信号にパルスが発生する
ということが無くなり、その結果、擬似スタティックＲ
ＡＭが誤動作して記憶内容が破壊されるということが無
くなる。
実施例
本発明の一実施例を第１図及び第２図に基づいて説明す
る。但し、第３図及び第４図において説明した部分と同
一部分については同一符号を用い、その説明も省略する
。この装置は、第１図に示すように、抵抗Ｒを介して＋
５Ｖの電圧が印加されると共に一端が接地されたコンデ
ンサＣが接続されたクロック信号線１ａ、の一端がクロ
ック信号線１ａに接続され、このクロック信号線１ａ、
の他端がＳＲフリップフロップ５のトリガ端子Ｔに接続
されている。そして、このＳＲフリップフロップ５のデ
ータ端子りにはリフレッシュ信号線２ａが接続され、セ
ット端子Ｓとリセット端子Ｒとには＋５Ｖの電圧が印加
されている。さらに、このＳＲフリップフロップ５の出
力端子Ｑはリフレッシュアック信号線５ａを介してＤラ
ッチＩＣ６のトリガ端子Ｔに接続され、このＤラッチＩ
Ｃ６のデータ端子りにはリセット信号線１ｂが接続され
ており、その出力端子Ｑはリセット信号線６ａを介して
アンド回路３の一方の入力端子に接続されている。そし
て、アンド回路３の他方の入力端子にはリフレッシュ信
号線２ａから引き出されたリフレッシュ信号線２ａ、が
接続されている。
る。但し、第３図及び第４図において説明した部分と同
一部分については同一符号を用い、その説明も省略する
。この装置は、第１図に示すように、抵抗Ｒを介して＋
５Ｖの電圧が印加されると共に一端が接地されたコンデ
ンサＣが接続されたクロック信号線１ａ、の一端がクロ
ック信号線１ａに接続され、このクロック信号線１ａ、
の他端がＳＲフリップフロップ５のトリガ端子Ｔに接続
されている。そして、このＳＲフリップフロップ５のデ
ータ端子りにはリフレッシュ信号線２ａが接続され、セ
ット端子Ｓとリセット端子Ｒとには＋５Ｖの電圧が印加
されている。さらに、このＳＲフリップフロップ５の出
力端子Ｑはリフレッシュアック信号線５ａを介してＤラ
ッチＩＣ６のトリガ端子Ｔに接続され、このＤラッチＩ
Ｃ６のデータ端子りにはリセット信号線１ｂが接続され
ており、その出力端子Ｑはリセット信号線６ａを介して
アンド回路３の一方の入力端子に接続されている。そし
て、アンド回路３の他方の入力端子にはリフレッシュ信
号線２ａから引き出されたリフレッシュ信号線２ａ、が
接続されている。
但し、リセットタイミング同期回路は、前記抵抗Ｒと前
記コンデンサＣと前記ＳＲフリップフロップ５と０１１
記ＤラツチＩＣ６とにより形成されるものである。
記コンデンサＣと前記ＳＲフリップフロップ５と０１１
記ＤラツチＩＣ６とにより形成されるものである。
このような構成において、第２図に示すように、ＳＲフ
リップフロップ５のトリガ端子Ｔには抵抗Ｒとコンデン
サＣとによりクロック信号１より僅かに位相が遅れた（
位相差をψとする）クロック信号２がクロック信号線１
ａ、 を介して入力され、データ端子りにはリフレッ
シュ信号線２ａを介してリフレッシュ信号ＲＥＦＯＯが
入力され、その結果として、出力端子Ｑからリフレッシ
ュアツク信号ＲＡ Ｋ Ｏが出力される。このリフレッ
シュアック信号ＲＡＫＯは、リフレッシュ信号ＲＥＦＯ
Ｏがオン（Ｌｏｗレベル）となった直後（位相差φに相
当する時間の経過後）にオフ（Ｌｏｗレベル）となり、
この瞬間からクロック信号２の１クロツクに相当する時
間の経過後にオン（Ｈｉｇｈレベル）となる。
リップフロップ５のトリガ端子Ｔには抵抗Ｒとコンデン
サＣとによりクロック信号１より僅かに位相が遅れた（
位相差をψとする）クロック信号２がクロック信号線１
ａ、 を介して入力され、データ端子りにはリフレッ
シュ信号線２ａを介してリフレッシュ信号ＲＥＦＯＯが
入力され、その結果として、出力端子Ｑからリフレッシ
ュアツク信号ＲＡ Ｋ Ｏが出力される。このリフレッ
シュアック信号ＲＡＫＯは、リフレッシュ信号ＲＥＦＯ
Ｏがオン（Ｌｏｗレベル）となった直後（位相差φに相
当する時間の経過後）にオフ（Ｌｏｗレベル）となり、
この瞬間からクロック信号２の１クロツクに相当する時
間の経過後にオン（Ｈｉｇｈレベル）となる。
そして、ＤラッチＩ’Ｃ６はリフレッシュアック信号線
５ａを介してトリガ端子Ｔに入力されたリフレッシュア
ック信号ＲＡＫＯをトリガ信号とし、リセット信号線１
ｂを介してデータ端子Ｔに入力されたリセット信号ＲＥ
ＳＯＯを入力データとし、出力端子Ｑからリセット信号
ＲＥＳＯＯがオン（Ｌｏｗレベル）となるタイミングを
リフレッシュアック信号ＲＡＫＯがオン（Ｈｉｇｈレベ
ル）となるタイミングに再設定したリセット信号ＲＥＳ
Ｏを出力する。
５ａを介してトリガ端子Ｔに入力されたリフレッシュア
ック信号ＲＡＫＯをトリガ信号とし、リセット信号線１
ｂを介してデータ端子Ｔに入力されたリセット信号ＲＥ
ＳＯＯを入力データとし、出力端子Ｑからリセット信号
ＲＥＳＯＯがオン（Ｌｏｗレベル）となるタイミングを
リフレッシュアック信号ＲＡＫＯがオン（Ｈｉｇｈレベ
ル）となるタイミングに再設定したリセット信号ＲＥＳ
Ｏを出力する。
さらに、アンド回路３は、リセット信号線６ａを介して
人力されたリセット信号ＲＥＳＯとリフレッシュ信号線
２ａ、 を介して入力されたりフレッシュ信号ＲＥＦ
ＯＯとの論理積を算出し、その算出結果のリセット／リ
フレッシュ信号ＲＥＦＯをリセット／リフレッシュ信号
線３ａを介して擬似スタティックＲＡＭ４に出力するに のように、リセット信号ＲＥＳＯＯが如何なるタイミン
グでオンとなっても、リセット信号ＲＥＳＯがオンとな
るタイミング、すなわち、実際にリセットを実行するタ
イミングは、リフレッシュ信号ＲＥＦＯＯがオンとなっ
た直後がら略１クロツク（ｌクロック信号）に相当する
時間の経過後に固定される。これにより、リフレッシュ
信号ＲＥＦＯＯがオンとなった直後にリセット信号ＲＥ
ＳＯＯがオンとなった場合にリセット／リフレッシュ信
号ＲＥＦＯにパルスが発生するということが無くなり、
その結果、擬似スタティックＲＡＭ４か誤動作して記憶
内容が破壊されるということが無くなる。
人力されたリセット信号ＲＥＳＯとリフレッシュ信号線
２ａ、 を介して入力されたりフレッシュ信号ＲＥＦ
ＯＯとの論理積を算出し、その算出結果のリセット／リ
フレッシュ信号ＲＥＦＯをリセット／リフレッシュ信号
線３ａを介して擬似スタティックＲＡＭ４に出力するに のように、リセット信号ＲＥＳＯＯが如何なるタイミン
グでオンとなっても、リセット信号ＲＥＳＯがオンとな
るタイミング、すなわち、実際にリセットを実行するタ
イミングは、リフレッシュ信号ＲＥＦＯＯがオンとなっ
た直後がら略１クロツク（ｌクロック信号）に相当する
時間の経過後に固定される。これにより、リフレッシュ
信号ＲＥＦＯＯがオンとなった直後にリセット信号ＲＥ
ＳＯＯがオンとなった場合にリセット／リフレッシュ信
号ＲＥＦＯにパルスが発生するということが無くなり、
その結果、擬似スタティックＲＡＭ４か誤動作して記憶
内容が破壊されるということが無くなる。
発明の効果
本発明は上述のように、ＣＰＵと、このＣＰＵからのク
ロック信号よりリフレッシュ信号を形成するリフレッシ
ュ回路と、前記ＣＰＵからのリセット信号が任意のタイ
ミングでオンとなったとき前記リフレッシュ回路からの
リフレッシュ信号がオンとなった直後から前記ＣＰ Ｕ
からのクロック信号の略ｌクロックに相当する時間の経
過後にリセット信号がオンとなるタイミングを再設定す
るリセットタイミング同期回路と、前記ＣＰＵにより情
報の書込み及び情報の読出しが行われると共に前記リフ
レッシュ回路からのリフレッシュ信号に基づき記憶内容
のリフレッシュを行い前記リセットタイミング同期回路
からのリセット信号に基づきリセットを行う擬似スタテ
ィックＲＡＭとより構成したので、リフレッシュ回路か
らのりフレッシュ信号がオンとなって擬似スタティック
ＲＡＭがリフレッシュを開始した直後からＣＰｔＪの略
１クロツクに相当する時間が経過した後にリセット信号
がオンとなってリセットが実行され、このため、リフレ
ッシュ回路からのリフレッシュ信号がオンとなった直後
にＣＰＵからのリセット信号がオンとなった場合であっ
てもリフレッシュ信号にパルスが発生するということが
無くなり、その結果、擬似スタティックＲＡＭの内蔵リ
フレッシュ回路が誤動作して記憶内容が破壊されるとい
うことが無くなる。
ロック信号よりリフレッシュ信号を形成するリフレッシ
ュ回路と、前記ＣＰＵからのリセット信号が任意のタイ
ミングでオンとなったとき前記リフレッシュ回路からの
リフレッシュ信号がオンとなった直後から前記ＣＰ Ｕ
からのクロック信号の略ｌクロックに相当する時間の経
過後にリセット信号がオンとなるタイミングを再設定す
るリセットタイミング同期回路と、前記ＣＰＵにより情
報の書込み及び情報の読出しが行われると共に前記リフ
レッシュ回路からのリフレッシュ信号に基づき記憶内容
のリフレッシュを行い前記リセットタイミング同期回路
からのリセット信号に基づきリセットを行う擬似スタテ
ィックＲＡＭとより構成したので、リフレッシュ回路か
らのりフレッシュ信号がオンとなって擬似スタティック
ＲＡＭがリフレッシュを開始した直後からＣＰｔＪの略
１クロツクに相当する時間が経過した後にリセット信号
がオンとなってリセットが実行され、このため、リフレ
ッシュ回路からのリフレッシュ信号がオンとなった直後
にＣＰＵからのリセット信号がオンとなった場合であっ
てもリフレッシュ信号にパルスが発生するということが
無くなり、その結果、擬似スタティックＲＡＭの内蔵リ
フレッシュ回路が誤動作して記憶内容が破壊されるとい
うことが無くなる。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作時における各種信号のタイミングチャート、第
３図は従来の擬似スタティックＲＡＭのリセット回路の
一例を示すブロック図、第４図はその動作時における各
種信号のタイミングチャートである。 １・・・ＣＰＩＪ、２・・・リフレッシュ回路、４・・
・擬似スタティックＲＡＭ ４・ １驕ηＬ″）Ａティラダに仏門
その動作時における各種信号のタイミングチャート、第
３図は従来の擬似スタティックＲＡＭのリセット回路の
一例を示すブロック図、第４図はその動作時における各
種信号のタイミングチャートである。 １・・・ＣＰＩＪ、２・・・リフレッシュ回路、４・・
・擬似スタティックＲＡＭ ４・ １驕ηＬ″）Ａティラダに仏門
Claims (1)
- ＣＰＵと、このＣＰＵからのクロック信号よりリフレッ
シュ信号を形成するリフレッシュ回路と、前記ＣＰＵか
らのリセット信号が任意のタイミングでオンとなったと
き前記リフレッシュ回路からのリフレッシュ信号がオン
となった直後から前記ＣＰＵからのクロック信号の略１
クロックに相当する時間の経過後にリセット信号がオン
となるタイミングを再設定するリセットタイミング同期
回路と、前記ＣＰＵにより情報の書込み及び情報の読出
しが行われると共に前記リフレッシュ回路からのリフレ
ッシュ信号に基づき記憶内容のリフレッシュを行い前記
リセットタイミング同期回路からのリセット信号に基づ
きリセットを行う疑似スタティックＲＡＭとよりなるこ
とを特徴とする擬似スタティックＲＡＭのリセット回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340564A JPH03203089A (ja) | 1989-12-28 | 1989-12-28 | 擬似スタティックｒａｍのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340564A JPH03203089A (ja) | 1989-12-28 | 1989-12-28 | 擬似スタティックｒａｍのリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203089A true JPH03203089A (ja) | 1991-09-04 |
Family
ID=18338201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340564A Pending JPH03203089A (ja) | 1989-12-28 | 1989-12-28 | 擬似スタティックｒａｍのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628559B2 (en) | 2001-04-13 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having refreshing function |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421791A (en) * | 1987-07-16 | 1989-01-25 | Sanyo Electric Co | System controller |
-
1989
- 1989-12-28 JP JP1340564A patent/JPH03203089A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421791A (en) * | 1987-07-16 | 1989-01-25 | Sanyo Electric Co | System controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628559B2 (en) | 2001-04-13 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having refreshing function |
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