JPH03203428A - ビット同期クロック抽出回路 - Google Patents
ビット同期クロック抽出回路Info
- Publication number
- JPH03203428A JPH03203428A JP1340540A JP34054089A JPH03203428A JP H03203428 A JPH03203428 A JP H03203428A JP 1340540 A JP1340540 A JP 1340540A JP 34054089 A JP34054089 A JP 34054089A JP H03203428 A JPH03203428 A JP H03203428A
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- JP
- Japan
- Prior art keywords
- circuit
- flip
- signal
- output
- nand
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光通信の受信部の時分割復調回路におけるビ
ット同期クロック抽出回路に関する。
ット同期クロック抽出回路に関する。
［従来の技術］
光通信の受信部の時分割復調回路におけるビット同期ク
ロック抽出回路としては、従来から第２図および第３図
に示される構成のものが知られている。
ロック抽出回路としては、従来から第２図および第３図
に示される構成のものが知られている。
第２図に示す回路は、排他的論理和（ＥＸ−ＯＲ）回路
２１で構成される位相比較部２２で検出された位相差信
号２３を、低域通過フィルタ（ＬＰＦ）２４を通して電
圧制御発振器（ＶＣＯ）２５へ入力し、この電圧制御発
振器からの出力を位相比較部にフィードバックして位相
差を最小とするアナログ形位相同期回路（Ｐ Ｌ Ｌ
： Ｐｈａｓｅ−１ｏｃｋｅｄ １ｏｏｐ）を利用
するものである。
２１で構成される位相比較部２２で検出された位相差信
号２３を、低域通過フィルタ（ＬＰＦ）２４を通して電
圧制御発振器（ＶＣＯ）２５へ入力し、この電圧制御発
振器からの出力を位相比較部にフィードバックして位相
差を最小とするアナログ形位相同期回路（Ｐ Ｌ Ｌ
： Ｐｈａｓｅ−１ｏｃｋｅｄ １ｏｏｐ）を利用
するものである。
また、第３図に示す回路は、伝送路信号３１上の変化点
信号を検出し、変化点パルス信号３２を発生させる変化
点検出回路３３と、この変化点パルス信号３２をリセッ
トパルスに加え、ビット同期クロック信号３４としてｎ
分周信号を出力するｎ進バイナリカウンタ３５とからな
るディジタル形位相同期回ｉ （ＰＬＬ）に利用される
ものである。
信号を検出し、変化点パルス信号３２を発生させる変化
点検出回路３３と、この変化点パルス信号３２をリセッ
トパルスに加え、ビット同期クロック信号３４としてｎ
分周信号を出力するｎ進バイナリカウンタ３５とからな
るディジタル形位相同期回ｉ （ＰＬＬ）に利用される
ものである。
［発明が解決しようとする課題］
上記第２図に示す従来回路にあっては、アナログ形で槽
底されているので、同期の取れない状態から同期状態に
入る間の引き込み時間が長いという問題点を持つ。
底されているので、同期の取れない状態から同期状態に
入る間の引き込み時間が長いという問題点を持つ。
これに対して、第３図に示す従来のデジタル形回路にあ
っては、引き込み時間が短くすることができる。しかし
ながら、基本繰り返し周波数のｎ倍りロック信号３６が
必要であるために、伝送速度が大きくなった場合に０倍
クロックがバイナリカウンタ３５の応答速度を超えてし
まい正常な動作が得られない場合がある。
っては、引き込み時間が短くすることができる。しかし
ながら、基本繰り返し周波数のｎ倍りロック信号３６が
必要であるために、伝送速度が大きくなった場合に０倍
クロックがバイナリカウンタ３５の応答速度を超えてし
まい正常な動作が得られない場合がある。
これは、バイナリカウンタの内部構造に起因し、例えば
、第４図に示すようなバイナリカウンタの内部構造例で
は、高速応答性が最大遅延経路４１〜４３により制限さ
れいるためである。
、第４図に示すようなバイナリカウンタの内部構造例で
は、高速応答性が最大遅延経路４１〜４３により制限さ
れいるためである。
［課題を解決するための手段］
上記課題を解決するために、本発明では、シフトレジス
タをｍ段環状に接続しｍ段の出力を反転して初段にフィ
ードバックするジョンソンカウンタの各Ｄフリップフロ
ッ１間に、ＮＡＮＤ回路を挿入して同期リセット回路を
付加したカウンタに構成して用いれば、この発明の目的
達成に有効であることを見いだし、この発明を完成する
に至った。
タをｍ段環状に接続しｍ段の出力を反転して初段にフィ
ードバックするジョンソンカウンタの各Ｄフリップフロ
ッ１間に、ＮＡＮＤ回路を挿入して同期リセット回路を
付加したカウンタに構成して用いれば、この発明の目的
達成に有効であることを見いだし、この発明を完成する
に至った。
すなわち、この発明のビット同期クロック抽出回路は、
（１） 伝送路信号の変化点を検出して変化点パルス信
号を送出するする変化点検出回路と、（２） 基本繰り
返し周波数の２ｎ倍周波数のタロツク信号に接続するｎ
個のＤフリップフロップと上記のＤフリップフロップと
交互に接続したｎ個のＮＡＮＤ回路とを備え、第１〜第
ｎ−１番目のＤフリップフロップの各負論理出力が第２
〜第ｎ番目のＮＡＮＤ回路の各入力と接続され、第ｎ番
目のＤフリップフロップの正論理出力が第１番目のＮＡ
ＮＤ回路の入力と接続され、変化点パルス信号がｎ個の
ＮＡＮＤ回路の他入力に接続された同期リセット型ジョ
ンソンカウンタと、（３） 最適なビット同期取り出し
端子とから構成されることを特徴とするものである。
号を送出するする変化点検出回路と、（２） 基本繰り
返し周波数の２ｎ倍周波数のタロツク信号に接続するｎ
個のＤフリップフロップと上記のＤフリップフロップと
交互に接続したｎ個のＮＡＮＤ回路とを備え、第１〜第
ｎ−１番目のＤフリップフロップの各負論理出力が第２
〜第ｎ番目のＮＡＮＤ回路の各入力と接続され、第ｎ番
目のＤフリップフロップの正論理出力が第１番目のＮＡ
ＮＤ回路の入力と接続され、変化点パルス信号がｎ個の
ＮＡＮＤ回路の他入力に接続された同期リセット型ジョ
ンソンカウンタと、（３） 最適なビット同期取り出し
端子とから構成されることを特徴とするものである。
［作 用］
この発明のビット同期クロック抽出回路は、以下のよう
に作動する。
に作動する。
伝送路信号が変化点検出回路に入力すると、その回路か
ら変化点パルス信号が発生する。
ら変化点パルス信号が発生する。
この変化点パルス信号は、各段のＮＡＮＤ回路にＤフリ
ップフロップの出力と共に入力し、ＮＡＮＤ回路の出力
がジョンソンカウンタのリセット端子（Ｄ）に入力する
。
ップフロップの出力と共に入力し、ＮＡＮＤ回路の出力
がジョンソンカウンタのリセット端子（Ｄ）に入力する
。
ジョンソンカウンタの各段で、同様に、ＮＡＮＤ回路に
変化点パルス信号とＤフリップフロップ出力とが入力し
、ＮＡＮＤ回路の出力がＤフリップフロップのリセット
端子（Ｄ）に入力する。
変化点パルス信号とＤフリップフロップ出力とが入力し
、ＮＡＮＤ回路の出力がＤフリップフロップのリセット
端子（Ｄ）に入力する。
最終段のＤフリップフロップの出力だけは、その他の段
と異なり反転させてフィルドバックされる。
と異なり反転させてフィルドバックされる。
各Ｄフリップフロップの出力端子の内、ビット同期する
最適クロックを出力し、したがってその端子から、所望
のクロックを抽出することができる。
最適クロックを出力し、したがってその端子から、所望
のクロックを抽出することができる。
［実施例］
以下、本発明の一実施例を図面を参照して説明する。
本発明によるビット同期クロック抽出回路の一実施例を
、第１図に示す、この実施例の回路は、基本繰り返し周
波数の８倍でサンプリングするものである。
、第１図に示す、この実施例の回路は、基本繰り返し周
波数の８倍でサンプリングするものである。
この実雑例の回路は、伝送路信号１の変化点を検出する
変化点検出回路２と、基本繰り返ｌ１周波数の８ （２
ｎ＝８）倍周波数のクロック信号３に接続する４ （ｎ
＝４＞個のＤフリップフロップ４〜７とそのＤフリップ
フロップ出力と交互に接続した４個のＮＡＮＤ回路８〜
１１とを備え、第１〜第３番目のＤフリップフロップ４
〜６の各負論理出力が第２〜第４番目のＮＡＮＤ回路９
〜１１の各入力と接続され、第４番目のＤフリップフロ
ップ７の正論理出力が第１番目のＮＡＮＤ回路８の入力
と接続され、変化点パルス信号１２が４個のＮＡＮＤ回
路８〜１１の他入力に接続された同期リセット型ジョン
ソンカウンタ１６と、第４段のＤフリップフロップ７の
負論理出力に接続した最適なビット同期取り出し端子１
３とから構成されている。
変化点検出回路２と、基本繰り返ｌ１周波数の８ （２
ｎ＝８）倍周波数のクロック信号３に接続する４ （ｎ
＝４＞個のＤフリップフロップ４〜７とそのＤフリップ
フロップ出力と交互に接続した４個のＮＡＮＤ回路８〜
１１とを備え、第１〜第３番目のＤフリップフロップ４
〜６の各負論理出力が第２〜第４番目のＮＡＮＤ回路９
〜１１の各入力と接続され、第４番目のＤフリップフロ
ップ７の正論理出力が第１番目のＮＡＮＤ回路８の入力
と接続され、変化点パルス信号１２が４個のＮＡＮＤ回
路８〜１１の他入力に接続された同期リセット型ジョン
ソンカウンタ１６と、第４段のＤフリップフロップ７の
負論理出力に接続した最適なビット同期取り出し端子１
３とから構成されている。
この実施例における変化点検出回路２は、Ｄフリップフ
ロップ１４とＥＸ−ＯＲ回路１５とからなり、伝送路信
号１は、Ｄフリップフロップ１４のリセット端子（Ｄ）
とＥＸ−ＯＲ回路１５とに入力され、Ｄフリップフロッ
プの負論理出力がＥＸ−ＯＲ回路１５の他の入力に接続
されて構成されている。
ロップ１４とＥＸ−ＯＲ回路１５とからなり、伝送路信
号１は、Ｄフリップフロップ１４のリセット端子（Ｄ）
とＥＸ−ＯＲ回路１５とに入力され、Ｄフリップフロッ
プの負論理出力がＥＸ−ＯＲ回路１５の他の入力に接続
されて構成されている。
次いで、第１図に示すこの実施例の回路の動作を、各部
のタイミングチャートを示す第５図を参照しつつ説明す
る。
のタイミングチャートを示す第５図を参照しつつ説明す
る。
第５図のタイミングチャート（Ｂ）で示された伝送路信
号１が、Ｄフリップフロップ１４およびＥＸ−ＯＲ１５
で構成される変化点検出回路２に入力されると、伝送路
信号１はＤフリップフロップ１４により基本繰り返し周
波数の８倍りロック信号（第５図タイミングチャート（
Ａ）〕でサンプリングされてサンプリング信号〔第５図
タイミングチャート（Ｃ）〕が出力する。このサンプリ
ング信号と伝送路信号１をＥＸ−ＯＲ回１１５に入力し
、第５図のタイミングチャート（Ｄ）で示された変化点
パルス信号１２が発生する。
号１が、Ｄフリップフロップ１４およびＥＸ−ＯＲ１５
で構成される変化点検出回路２に入力されると、伝送路
信号１はＤフリップフロップ１４により基本繰り返し周
波数の８倍りロック信号（第５図タイミングチャート（
Ａ）〕でサンプリングされてサンプリング信号〔第５図
タイミングチャート（Ｃ）〕が出力する。このサンプリ
ング信号と伝送路信号１をＥＸ−ＯＲ回１１５に入力し
、第５図のタイミングチャート（Ｄ）で示された変化点
パルス信号１２が発生する。
この変化点パルス信号１２は、ＮＡＮＤ回路８にＤフリ
ップフロップ７の正論理出力と共に入力し、ＮＡＮＤ回
路の出力がシフトレジスタ４のリセット端子（Ｄ）に入
力する。このＤフリップフロップ４の負論理出力からは
、第５図のタイミングチャート（Ｅ）で示された波形の
信号が出力される。
ップフロップ７の正論理出力と共に入力し、ＮＡＮＤ回
路の出力がシフトレジスタ４のリセット端子（Ｄ）に入
力する。このＤフリップフロップ４の負論理出力からは
、第５図のタイミングチャート（Ｅ）で示された波形の
信号が出力される。
ついで、Ｄフリップフロップ４の負論理出力が、変化点
パルス信号１２と共にＮＡＮＤ回路９に入力し、ＮＡＮ
Ｄ回路９の出力がＤフリップフロップ５のリセット端子
（Ｄ）に入力する。このＤフリップフロップ５の負論理
出力からは、第５図のタイミングチャート（Ｆ）で示さ
れた波形の信号が出力される。
パルス信号１２と共にＮＡＮＤ回路９に入力し、ＮＡＮ
Ｄ回路９の出力がＤフリップフロップ５のリセット端子
（Ｄ）に入力する。このＤフリップフロップ５の負論理
出力からは、第５図のタイミングチャート（Ｆ）で示さ
れた波形の信号が出力される。
同様に、Ｄフリップフロップ５の負論理出力が、変化点
パルス信号１２と共にＮＡＮＤ回路１０に入力し、ＮＡ
ＮＤ回路１０の出力がＤフリップフロップ６のリセット
端子（Ｄ）に入力する。このＤフリップフロップ６の負
論理出力からは、第５図のタイミングチャート（Ｇ）で
示された波形の信号が出力される。
パルス信号１２と共にＮＡＮＤ回路１０に入力し、ＮＡ
ＮＤ回路１０の出力がＤフリップフロップ６のリセット
端子（Ｄ）に入力する。このＤフリップフロップ６の負
論理出力からは、第５図のタイミングチャート（Ｇ）で
示された波形の信号が出力される。
最終段では、Ｄフリップフロップ６の負論理出力が、変
化点パルス信号１２と共にＮＡＮＤ回路１１に入力し、
ＮＡＮＤ回路１１の出力がＤフリップフロップ７のリセ
ット端子（Ｄ）に入力する。
化点パルス信号１２と共にＮＡＮＤ回路１１に入力し、
ＮＡＮＤ回路１１の出力がＤフリップフロップ７のリセ
ット端子（Ｄ）に入力する。
このＤフリップフロップ７の負論理出力からは、第５図
のタイミングチャート（Ｈ）で示された波形の信号が出
力され、この信号が、この例では最適に同期したクロッ
クとして抽出される。すなわち、Ｄフリップフロップの
各負論理出力信号の内ビット同期クロックとして最適な
りフリップフロップ７の出力負論理信号〔第５図タイミ
ングチャート（Ｈ）〕をビット同期クロックとする。な
お、このＤフリップフロップ７の正論理出力は、第１段
のＮＡＮＤ回路の入力にフィールドバックされる。
のタイミングチャート（Ｈ）で示された波形の信号が出
力され、この信号が、この例では最適に同期したクロッ
クとして抽出される。すなわち、Ｄフリップフロップの
各負論理出力信号の内ビット同期クロックとして最適な
りフリップフロップ７の出力負論理信号〔第５図タイミ
ングチャート（Ｈ）〕をビット同期クロックとする。な
お、このＤフリップフロップ７の正論理出力は、第１段
のＮＡＮＤ回路の入力にフィールドバックされる。
この発明は上記の実施例に限定されず種々の変形が可能
である０例えば、伝送路の特性としてパルス幅が負方向
に歪む場合などには、ビット同期クロックの取り出し位
置を変えて、各伝送路特性に合ったビット同期クロック
抽出回路も構成できる。
である０例えば、伝送路の特性としてパルス幅が負方向
に歪む場合などには、ビット同期クロックの取り出し位
置を変えて、各伝送路特性に合ったビット同期クロック
抽出回路も構成できる。
［発明の効果］
以上の説明から明らかなように、本発明によるビット同
期クロック抽出回路において、ジョンソンカウンタの最
大遅延状態は、例えば、実施例に示すようにＥＸ−ＯＲ
回路１５とＮＡＮＤ回路（８〜１１）の経路であり、従
来のバイナリカウンタに比べ高速応答性有するためにビ
ット同期りロック抽出回路の高速動作が可能となる。
期クロック抽出回路において、ジョンソンカウンタの最
大遅延状態は、例えば、実施例に示すようにＥＸ−ＯＲ
回路１５とＮＡＮＤ回路（８〜１１）の経路であり、従
来のバイナリカウンタに比べ高速応答性有するためにビ
ット同期りロック抽出回路の高速動作が可能となる。
従って、本発明によれば高速信号の伝送路にも適用が可
能で、引き込み時間の短いビット同期クロック抽出回路
の提供が可能となる。
能で、引き込み時間の短いビット同期クロック抽出回路
の提供が可能となる。
第１図は本発明によるビット同期クロック抽出回路の一
実施例を示す回路図、第２図は従来例の回路図、第３図
は従来例の回路図、第４図はバイナリカウンタ内部構造
例を示す回路図、第５図は本発明の一実施例の回路が動
作したときのタイミングチャートである。 位相差信号、２４１．低域通過フィルタ、 ２５゜電圧
制御発振器、３１０．伝送路信号３１．３２゜変化点パ
ルス信号、３３．、変化点検出回路、３４゜ビット同期
クロック信号、３５．、ｎ進バイナリカウンタ
実施例を示す回路図、第２図は従来例の回路図、第３図
は従来例の回路図、第４図はバイナリカウンタ内部構造
例を示す回路図、第５図は本発明の一実施例の回路が動
作したときのタイミングチャートである。 位相差信号、２４１．低域通過フィルタ、 ２５゜電圧
制御発振器、３１０．伝送路信号３１．３２゜変化点パ
ルス信号、３３．、変化点検出回路、３４゜ビット同期
クロック信号、３５．、ｎ進バイナリカウンタ
Claims (1)
- 【特許請求の範囲】 １、伝送路信号の変化点を検出する変化点検出回路と、 基本繰り返し周波数の２ｎ倍周波数のクロック信号に接
続するｎ個のＤフリップフロップと該Ｄフリップフロッ
プと交互に接続したｎ個のＮＡＮＤ回路とを備え、第１
〜第ｎ−１番目のＤフリップフロップの各負論理出力が
第２〜第ｎ番目のＮＡＮＤ回路の各入力と接続され、第
ｎ番目のＤフリップフロップの正論理出力が第１番目の
ＮＡＮＤ回路の入力と接続され、変化点パルス信号が該
ｎ個のＮＡＮＤ回路の他入力に接続された同期リセット
型ジョンソンカウンタと、 最適なビット同期クロックを取り出す端子とから構成さ
れるビット同期クロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340540A JPH03203428A (ja) | 1989-12-29 | 1989-12-29 | ビット同期クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340540A JPH03203428A (ja) | 1989-12-29 | 1989-12-29 | ビット同期クロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203428A true JPH03203428A (ja) | 1991-09-05 |
Family
ID=18337962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340540A Pending JPH03203428A (ja) | 1989-12-29 | 1989-12-29 | ビット同期クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244269A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | シリアル・データ通信装置のｄｐｌｌ回路 |
-
1989
- 1989-12-29 JP JP1340540A patent/JPH03203428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244269A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | シリアル・データ通信装置のｄｐｌｌ回路 |
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