JPH03204231A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH03204231A JPH03204231A JP34285389A JP34285389A JPH03204231A JP H03204231 A JPH03204231 A JP H03204231A JP 34285389 A JP34285389 A JP 34285389A JP 34285389 A JP34285389 A JP 34285389A JP H03204231 A JPH03204231 A JP H03204231A
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- 238000006243 chemical reaction Methods 0.000 title description 41
- 238000010586 diagram Methods 0.000 description 10
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換回路に関し、特に容量素子を用いた
Ｄ／Ａ変換回路に関する。
Ｄ／Ａ変換回路に関する。
従来、かかる容量素子を用いたＤ／Ａ変換回路は種々の
回路があるが、その一つとして容量素子を用いた容量ア
レイによるＤ／Ａ変換回路が知られている。
回路があるが、その一つとして容量素子を用いた容量ア
レイによるＤ／Ａ変換回路が知られている。
第４図はかかる従来の一例を示すＤ／Ａ変換回路図であ
る。
る。
第４図に示すように、この変換回路は３ビツトを変換す
るＤ／Ａ変換部ｌと、バッファとして用いられる演算増
幅回路２とから構成され、Ｄ／Ａ変換部１のスイッチ８
１〜Ｓ７は入力相当のスイッチであり、端子５は正側の
基準電位（以下、■λ１と称す）、端子６は負側の基準
電位（以下、ｖＲ２と称す）にそれぞれ接続され、端子
７はＤ／Ａ変換回路の出力端子（ＶＯ）である。また、
Ｄ／Ａ変換部１における容量素子０１〜Ｃ４はＣを単位
容量としたとき、Ｃ１＝Ｃ。
るＤ／Ａ変換部ｌと、バッファとして用いられる演算増
幅回路２とから構成され、Ｄ／Ａ変換部１のスイッチ８
１〜Ｓ７は入力相当のスイッチであり、端子５は正側の
基準電位（以下、■λ１と称す）、端子６は負側の基準
電位（以下、ｖＲ２と称す）にそれぞれ接続され、端子
７はＤ／Ａ変換回路の出力端子（ＶＯ）である。また、
Ｄ／Ａ変換部１における容量素子０１〜Ｃ４はＣを単位
容量としたとき、Ｃ１＝Ｃ。
Ｃ２＝Ｃ／２．Ｃ３＝Ｃ４＝Ｃ／４である。容量素子０
１〜Ｃ３の一方の電極は演算増幅回路２の（＋）入力端
に共通接続され、それぞれ他方の電極にはその電極を端
子５（ＶＲＩ＞か端子６（■８□）のいずれかに接続す
るためのスイッチ８１〜Ｓ６が設けられる。また、容量
素子Ｃ４の一方はＣ１〜Ｃ３と同様に共通接続され、他
方の電極は端子６（ＶＢ２）に接続されている。一方、
Ｄ／Ａ変換部１のスイッチ８１〜Ｓ７はＤ／Ａ変換回路
のディジタル入力信号及び制御信号によりオン・オフの
制御がされるが、ここではディジタル入力信号線と制御
線は省略している。
１〜Ｃ３の一方の電極は演算増幅回路２の（＋）入力端
に共通接続され、それぞれ他方の電極にはその電極を端
子５（ＶＲＩ＞か端子６（■８□）のいずれかに接続す
るためのスイッチ８１〜Ｓ６が設けられる。また、容量
素子Ｃ４の一方はＣ１〜Ｃ３と同様に共通接続され、他
方の電極は端子６（ＶＢ２）に接続されている。一方、
Ｄ／Ａ変換部１のスイッチ８１〜Ｓ７はＤ／Ａ変換回路
のディジタル入力信号及び制御信号によりオン・オフの
制御がされるが、ここではディジタル入力信号線と制御
線は省略している。
次に、かかるＤ／Ａ変換回路のディジタル入力信号が“
１０１“の場合を例にとり、第５図を参照してその動作
を説明する。
１０１“の場合を例にとり、第５図を参照してその動作
を説明する。
第５図は第４図に示す変換回路の動作を説明するための
スイッチのタイミング図である。
スイッチのタイミング図である。
第５図に示すように、スイッチ８１〜Ｓ７は論理がハイ
レベルの時にスイッチオンとなり、ロウレベルの時にス
イッチオフとなる。
レベルの時にスイッチオンとなり、ロウレベルの時にス
イッチオフとなる。
先ず、時刻ｔ。〜ｔ１の間、スイッチ５２Ｓ４．Ｓ６．
Ｓ７がオンし、０１〜Ｃ４に蓄えられている電荷を放電
によりゼロにリセットする。
Ｓ７がオンし、０１〜Ｃ４に蓄えられている電荷を放電
によりゼロにリセットする。
この時刻ｔ０〜ｔ１はＤ／Ａ変換を開始する最初に一度
だけ必要である。次に、時刻ｔ、以降Ｓ７はオフし、Ｍ
ＳＢのディジタル入力により（Ｓｌ、Ｓ２）、２３Ｂの
ディジタル入力により（Ｓ３．Ｓ４）、ＬＳＢのディジ
タル入力により（Ｓ５．Ｓ６）の各組からオンするスイ
ッチが一つずつ選択され、正論理ではディジタル入力が
“′１゛′の時にＶＲＩへ、“′０”の時にＶＢ２へそ
れぞれ接続するようスイッチをオンさせる。第４図に示
すように、” １０１ ”のディジタル入力では、スイ
ッチＳｌ、Ｓ４．Ｓ５がオンしている。
だけ必要である。次に、時刻ｔ、以降Ｓ７はオフし、Ｍ
ＳＢのディジタル入力により（Ｓｌ、Ｓ２）、２３Ｂの
ディジタル入力により（Ｓ３．Ｓ４）、ＬＳＢのディジ
タル入力により（Ｓ５．Ｓ６）の各組からオンするスイ
ッチが一つずつ選択され、正論理ではディジタル入力が
“′１゛′の時にＶＲＩへ、“′０”の時にＶＢ２へそ
れぞれ接続するようスイッチをオンさせる。第４図に示
すように、” １０１ ”のディジタル入力では、スイ
ッチＳｌ、Ｓ４．Ｓ５がオンしている。
ここで、容量素子０１〜Ｃ４の共通に接続されている点
の電位をＶＸとすると、０１〜Ｃ４に蓄えられている電
荷は零にされており、電荷保存則より、 Ｃ（ＶＸ ＶＲＩ） ＋（ＶＸ ＶＢ２）が成立す
るので、 となり、この（１）式で表わされる電圧がボルテージフ
ォロワに接続された演算増幅回路（ＡＩ）２により低出
力インピーダンスで出力端子７から変換出力としてアナ
ログ信号が取り出される。
の電位をＶＸとすると、０１〜Ｃ４に蓄えられている電
荷は零にされており、電荷保存則より、 Ｃ（ＶＸ ＶＲＩ） ＋（ＶＸ ＶＢ２）が成立す
るので、 となり、この（１）式で表わされる電圧がボルテージフ
ォロワに接続された演算増幅回路（ＡＩ）２により低出
力インピーダンスで出力端子７から変換出力としてアナ
ログ信号が取り出される。
上述した従来の容量アレイによるＤ／Ａ変換回路は、バ
ッファとしてボルテージフォロワに接続された演算増幅
回路を用いているので、変換出力に演算増幅回路の持つ
オフセット電圧が加わる。
ッファとしてボルテージフォロワに接続された演算増幅
回路を用いているので、変換出力に演算増幅回路の持つ
オフセット電圧が加わる。
すなわち、演算増幅回路（Ａ１）の持つオフセット電圧
を■。ＦＦとすれば、Ｄ／Ａ変換回路の出力Ｖｏは上述
した（１）式ではなく、 Ｖ ｏ ＝ Ｖ ｘ ＋ Ｖ ＯＦＦ −（２）で与え
られる電圧が得られ、Ｄ／Ａ変換回路としてのゼロスケ
ールオフセットおよびフルスケールオフセットを含む絶
対誤差が悪くなるという欠点がある。
を■。ＦＦとすれば、Ｄ／Ａ変換回路の出力Ｖｏは上述
した（１）式ではなく、 Ｖ ｏ ＝ Ｖ ｘ ＋ Ｖ ＯＦＦ −（２）で与え
られる電圧が得られ、Ｄ／Ａ変換回路としてのゼロスケ
ールオフセットおよびフルスケールオフセットを含む絶
対誤差が悪くなるという欠点がある。
本発明の目的は、かかるオフセット電圧および絶対誤差
を小さくするＤ／Ａ変換回路を提供することにある。
を小さくするＤ／Ａ変換回路を提供することにある。
本発明のＤ／Ａ変換回路は、一方の電極が共通に接続さ
れ且つそれらの容量値が重み付けされている（ビット数
＋１）個の容量素子と各ビ・ント対応の容量素子におい
て共通に接続されていない他方の電極側に各々設けられ
ディジタル入力信号により各々の電極を第一の基準電位
および第二の基準電位のいずれかに接続するスイッチ群
とを有し且つ残る一つの容量素子の他方の電極を前記第
二の基準電位に接続してなる電荷分配型のＤ／Ａ変換部
と、非反転入力端子が接地電位に接続された演算増幅回
路と、前記演算増幅回路の反転入力端子に一方の電極が
それぞれ接続された第一および第二の容量素子と、前記
第一の容量素子の他方の電極に接続され且つ接地電位と
前記演算増幅回路の出力とに切り替える第一のスイッチ
と、前記第二の容量素子の他方の電極に接続され且つ接
地電位と前記Ｄ／Ａ変換部の出力とに切り替える第二の
スイッチとを備えたことを特徴としている。
れ且つそれらの容量値が重み付けされている（ビット数
＋１）個の容量素子と各ビ・ント対応の容量素子におい
て共通に接続されていない他方の電極側に各々設けられ
ディジタル入力信号により各々の電極を第一の基準電位
および第二の基準電位のいずれかに接続するスイッチ群
とを有し且つ残る一つの容量素子の他方の電極を前記第
二の基準電位に接続してなる電荷分配型のＤ／Ａ変換部
と、非反転入力端子が接地電位に接続された演算増幅回
路と、前記演算増幅回路の反転入力端子に一方の電極が
それぞれ接続された第一および第二の容量素子と、前記
第一の容量素子の他方の電極に接続され且つ接地電位と
前記演算増幅回路の出力とに切り替える第一のスイッチ
と、前記第二の容量素子の他方の電極に接続され且つ接
地電位と前記Ｄ／Ａ変換部の出力とに切り替える第二の
スイッチとを備えたことを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＤ／Ａ変換回路図であ
る。
る。
第１図に示すように、本実施例は前述した第４図に示す
従来例と同じ３ビツトの場合を表わしている。
従来例と同じ３ビツトの場合を表わしている。
すなわち、端子５は第一の基準電位■Ｒ１に、端子６は
第二の基準電位ｖＲ２に、また端子７はＤ／Ａ変換回路
の出力ＶＯにそれぞれ接続される。Ｄ／Ａ変換部１は前
述した従来例と同様に容量素子０１〜Ｃ４及びスイッチ
８１〜Ｓ７により構成される。演算増幅回路（Ａｔ）２
の反転入力端子（−〉側には、第一および第二の容量素
子ＣＡ、ＣＢの一方の電極がそれぞれ接続され、その容
量値はそれぞれＡ、Ｂである。第一の容量素子ＣＡの他
方の電極には、切り替わり先が演算増幅器（Ａｌ）２の
出力か、接地電位である第一のスイッチ３が接続され、
また第二の容量素子ＣＢの他方の電極には、その切り替
わり先がＤ／Ａ変換部１の出力、つまり容量素子０１〜
Ｃ４の共通接続点Ｖｘか接地電位である第二のスイッチ
４が接続されている。更に、スイッチＳ８は第一および
第二の容量素子ＣＡ 、ｃｍに蓄えられている電荷を零
にリセットするために設けられたスイッチである。尚、
ディジタル入力に相当するスイッチＳ１〜Ｓ８．第一お
よび第二のスイッチ３．４を制御する信号線は従来例同
様省略している。
第二の基準電位ｖＲ２に、また端子７はＤ／Ａ変換回路
の出力ＶＯにそれぞれ接続される。Ｄ／Ａ変換部１は前
述した従来例と同様に容量素子０１〜Ｃ４及びスイッチ
８１〜Ｓ７により構成される。演算増幅回路（Ａｔ）２
の反転入力端子（−〉側には、第一および第二の容量素
子ＣＡ、ＣＢの一方の電極がそれぞれ接続され、その容
量値はそれぞれＡ、Ｂである。第一の容量素子ＣＡの他
方の電極には、切り替わり先が演算増幅器（Ａｌ）２の
出力か、接地電位である第一のスイッチ３が接続され、
また第二の容量素子ＣＢの他方の電極には、その切り替
わり先がＤ／Ａ変換部１の出力、つまり容量素子０１〜
Ｃ４の共通接続点Ｖｘか接地電位である第二のスイッチ
４が接続されている。更に、スイッチＳ８は第一および
第二の容量素子ＣＡ 、ｃｍに蓄えられている電荷を零
にリセットするために設けられたスイッチである。尚、
ディジタル入力に相当するスイッチＳ１〜Ｓ８．第一お
よび第二のスイッチ３．４を制御する信号線は従来例同
様省略している。
次に、ディジタル入力信号が°“１０１”の場合を例に
とり、第２図を参照してその回路動作を説明する。
とり、第２図を参照してその回路動作を説明する。
第２図は第１図に示す変換回路の動作を説明するための
スイッチのタイミング図である。
スイッチのタイミング図である。
第２図に示すように、スイッチ８１〜Ｓ８は論理がハイ
レベルの時にスイッチオン、ロウレベルの時にスイッチ
オフする。ただし、第一のスイッチ３については制御信
号がハイレベルの時■。側に導通し、ロウレベル時接地
電位側に導通するものとし、また第二のスイッチ４につ
いては制御信号がハイレベルの時ＶＸ側に導通し、ロウ
レベルの時接地電位側に導通するものとする。
レベルの時にスイッチオン、ロウレベルの時にスイッチ
オフする。ただし、第一のスイッチ３については制御信
号がハイレベルの時■。側に導通し、ロウレベル時接地
電位側に導通するものとし、また第二のスイッチ４につ
いては制御信号がハイレベルの時ＶＸ側に導通し、ロウ
レベルの時接地電位側に導通するものとする。
本実施例では、時刻ｔ１〜ｔ、が１回のＤ／Ａ変換に相
当し、時刻ｔ２〜ｔ３でＤ／Ａ変換した出力電圧が得ら
れる。
当し、時刻ｔ２〜ｔ３でＤ／Ａ変換した出力電圧が得ら
れる。
先づ、時刻ｔ。〜ｔ１の間、Ｄ／Ａ変換変換部前述の従
来例と同様にスイッチＳ２，５４Ｓ６ Ｓ７がオンし
、容量素子０１〜Ｃ４に蓄えられている電荷を放電によ
りゼロにリセットする。また、スイッチＳ８はオン、第
一および第二のスイッチ３，４は下側のスイッチがオン
するので、第一および第二の容量素子Ｃ＾、ＣＢの電極
を接地電位に接続し、放電により容量素子ＣＡ。
来例と同様にスイッチＳ２，５４Ｓ６ Ｓ７がオンし
、容量素子０１〜Ｃ４に蓄えられている電荷を放電によ
りゼロにリセットする。また、スイッチＳ８はオン、第
一および第二のスイッチ３，４は下側のスイッチがオン
するので、第一および第二の容量素子Ｃ＾、ＣＢの電極
を接地電位に接続し、放電により容量素子ＣＡ。
ＣＢに蓄えられている電荷を零にリセットする。
この時刻１．−１．はＤ／Ａ変換を開始する最初に一度
だけ必要である。Ｄ／Ａ変換部１の動作は時刻ｔ１以降
、前述の従来例と同じである。
だけ必要である。Ｄ／Ａ変換部１の動作は時刻ｔ１以降
、前述の従来例と同じである。
次に、時刻ｔ１〜ｔ２では、スイッチＳ８がオフ、第二
のスイッチ４が接地電位側からＤ／Ａ変換部１の出力Ｖ
Ｘ側へ接続され、第一のスイッチ３の接続は変わらない
、この時、第一および第二の容量素子ＣＡ、ＣＢの反転
入力端子側に蓄えられる電荷Ｑｌは、 Ｑ１＝ＡＶｏｐＦ＋Ｂ （ＶＯＦＦ ＶＸ ） −（
３）となる。
のスイッチ４が接地電位側からＤ／Ａ変換部１の出力Ｖ
Ｘ側へ接続され、第一のスイッチ３の接続は変わらない
、この時、第一および第二の容量素子ＣＡ、ＣＢの反転
入力端子側に蓄えられる電荷Ｑｌは、 Ｑ１＝ＡＶｏｐＦ＋Ｂ （ＶＯＦＦ ＶＸ ） −（
３）となる。
次に、時刻ｔ２〜ｔ３では第一のスイッチ３が接地電位
側からＶＯ側へ切り替わり、第二のスイッチ４が■８側
から接地電位側へ切り替わる。スイッチＳ８はオフした
ままである。この時、第一および第二の容量素子ＣＡ、
ＣＢの反転入力端子に蓄えられる電荷Ｑ２は、 Ｑ２ ＝Ａ （Ｖｏｐｐ Ｖｏ ） ＋ＢＶＯＦＦ
・・・（４）となる。
側からＶＯ側へ切り替わり、第二のスイッチ４が■８側
から接地電位側へ切り替わる。スイッチＳ８はオフした
ままである。この時、第一および第二の容量素子ＣＡ、
ＣＢの反転入力端子に蓄えられる電荷Ｑ２は、 Ｑ２ ＝Ａ （Ｖｏｐｐ Ｖｏ ） ＋ＢＶＯＦＦ
・・・（４）となる。
かかる時刻ｔ１〜ｔ２間とｔ２〜ｔ３間で電荷は保存さ
れるので、すなわちＱｌ＝Ｑ２であるので、上記（３）
式および（４）式より、ＡＶＯＦＦ ＋ Ｂ （
ＶＯＦＰ ＶＸ ）＝Ａ（Ｖｏｐｐ
ＶＯ）＋ＢＶＯＰＦ ・−（５）とな
る。
れるので、すなわちＱｌ＝Ｑ２であるので、上記（３）
式および（４）式より、ＡＶＯＦＦ ＋ Ｂ （
ＶＯＦＰ ＶＸ ）＝Ａ（Ｖｏｐｐ
ＶＯ）＋ＢＶＯＰＦ ・−（５）とな
る。
従って、（５）式およびディジタル入力信号“°１０１
”をＶＸに代入すると、 が得られる。
”をＶＸに代入すると、 が得られる。
しかるに、前述した従来例では、演算増幅回路２がオフ
セット電圧Ｖ□ｐｐを持つ場合、前述の（２）式からも
、Ｖ □ ＝ Ｖ Ｘ ＋ Ｖ ＯＦＦとなり、Ｄ／Ａ
変換回路の出力ＶＯに演算増幅回路２のオフセット電圧
ＶＯＦＦが現われていた。
セット電圧Ｖ□ｐｐを持つ場合、前述の（２）式からも
、Ｖ □ ＝ Ｖ Ｘ ＋ Ｖ ＯＦＦとなり、Ｄ／Ａ
変換回路の出力ＶＯに演算増幅回路２のオフセット電圧
ＶＯＦＦが現われていた。
これに対し、上述した本実施例では、（６）式からも判
るように、Ｄ／Ａ変換回路の出力Ｖ。に演算増幅回路２
のオフセット電圧Ｖ□ｐｐは現われない 尚、２回目以降のＤ／Ａ変換における第一および第二の
スイッチ３および４の動作は、時刻ｔ。
るように、Ｄ／Ａ変換回路の出力Ｖ。に演算増幅回路２
のオフセット電圧Ｖ□ｐｐは現われない 尚、２回目以降のＤ／Ａ変換における第一および第二の
スイッチ３および４の動作は、時刻ｔ。
〜ｔ３間の繰り返しであるので省略する。
第３図は本発明の第二の実施例を説明するための変換回
路スイッチのタイミング図である。
路スイッチのタイミング図である。
第３図に示すように、本実施例は前述した第１図の回路
構成と同じであるが、第一および第二のスイッチ３およ
び４の制御を異ならせたものであり、これによりＤ／Ａ
変換回路の出力特性が大きく異なってくる。尚、第３図
におけるＤ／Ａ変換部１のスイッチＳ１から８８までの
タイミングは第２図に示すスイッチＳ１から８８までの
タイミングと同じであるので、ここでは説明を省略する
。また本実施例でもｔ１〜ｔ３間及びｔ３〜ｔ２間がそ
れぞれ１回のＤ／Ａ変換に相当し、時刻ｔ１〜ｔ３間の
第一および第二のスイッチ３゜４の動作は前述の実施例
と同じで（６）式で表わされる電圧がＤ／Ａ変換した出
力として得られる。
構成と同じであるが、第一および第二のスイッチ３およ
び４の制御を異ならせたものであり、これによりＤ／Ａ
変換回路の出力特性が大きく異なってくる。尚、第３図
におけるＤ／Ａ変換部１のスイッチＳ１から８８までの
タイミングは第２図に示すスイッチＳ１から８８までの
タイミングと同じであるので、ここでは説明を省略する
。また本実施例でもｔ１〜ｔ３間及びｔ３〜ｔ２間がそ
れぞれ１回のＤ／Ａ変換に相当し、時刻ｔ１〜ｔ３間の
第一および第二のスイッチ３゜４の動作は前述の実施例
と同じで（６）式で表わされる電圧がＤ／Ａ変換した出
力として得られる。
先づ時刻ｔ。〜１．の間スイッチＳ８がオン、第一およ
び第二のスイッチ３，４は接地電位側に接続されるスイ
ッチがオンし、第一および第二の容量素子ＣＡ、ＣＢに
蓄えられている電荷を零にリセットする。この時刻ｔｏ
〜ｔ１はＤ／Ａ変換を開始する最初に一度だけ必要であ
る。
び第二のスイッチ３，４は接地電位側に接続されるスイ
ッチがオンし、第一および第二の容量素子ＣＡ、ＣＢに
蓄えられている電荷を零にリセットする。この時刻ｔｏ
〜ｔ１はＤ／Ａ変換を開始する最初に一度だけ必要であ
る。
次に、時刻ｔ、〜ｔ５間の２回目のＤ／Ａ変換に入る。
まず、時刻ｔ３〜ｔ４の間の第一のスイッチ３は接地電
位側に接続が切り替わり、スイッチＳ８と第二のスイッ
チ４とは前の状態のままである。
位側に接続が切り替わり、スイッチＳ８と第二のスイッ
チ４とは前の状態のままである。
この時、第一および第二の容量素子ＣＡ、ＣＢの演算増
幅回路２の反転入力端子側に蓄えられる電荷Ｑ３は、 ＱＳ ＝ＡＶＯＦＦ ＋ＢＶｏｐｐ ・＝（７）となる
。
幅回路２の反転入力端子側に蓄えられる電荷Ｑ３は、 ＱＳ ＝ＡＶＯＦＦ ＋ＢＶｏｐｐ ・＝（７）となる
。
また、時刻ｔ４〜ｔ５の間では第一のスイッチ３は接地
電位からＶＯ側へ、第二のスイッチ４は接地電位からＶ
Ｘ側へ接続がそれぞれ切り替わる。この時第−および第
二の容量素子Ｃ＾＋ＣＢの反転入力端子に蓄えられる電
荷Ｑ４は、Ｑ４＝Ａ（ＶＯＦＰ ＶＯ）＋Ｂ（ＶＯＦ
Ｐ ＶＸ）・・・（８） となる。しかるに、前述の実施例と同様、時刻ｔ３〜ｔ
４間と時刻ｔ４〜ｔ５間でも電荷は保存される（ＱＳ−
Ｑ４）ので、（７）式および（８）式より、 Ａ Ｖ ＯＦＦ ＋ Ｂ Ｖ ０ＦＦ ＝Ａ（Ｖｏｐｐ ＶＯ）＋Ｂ（ＶＯＦＦ Ｖｘ）・
・・（９）となる。この（９）式を整理すると、出力電
位Ｖ。
電位からＶＯ側へ、第二のスイッチ４は接地電位からＶ
Ｘ側へ接続がそれぞれ切り替わる。この時第−および第
二の容量素子Ｃ＾＋ＣＢの反転入力端子に蓄えられる電
荷Ｑ４は、Ｑ４＝Ａ（ＶＯＦＰ ＶＯ）＋Ｂ（ＶＯＦ
Ｐ ＶＸ）・・・（８） となる。しかるに、前述の実施例と同様、時刻ｔ３〜ｔ
４間と時刻ｔ４〜ｔ５間でも電荷は保存される（ＱＳ−
Ｑ４）ので、（７）式および（８）式より、 Ａ Ｖ ＯＦＦ ＋ Ｂ Ｖ ０ＦＦ ＝Ａ（Ｖｏｐｐ ＶＯ）＋Ｂ（ＶＯＦＦ Ｖｘ）・
・・（９）となる。この（９）式を整理すると、出力電
位Ｖ。
は、
Ｖ ｏ ＝ Ｖ ｘ −（１０）と表わす
ことができる。従って、Ｄ／Ａ変換回路の出力■。に演
算増幅回路２の持つオフセッｌ−電圧■。ＦＦは現われ
ない。また、時刻ｔ１〜ｔ３間で得られる出力電圧に対
して時刻ｔ、〜ｔ５間で得られる出力電圧Ｖｏは反対の
極性の電圧となる。
ことができる。従って、Ｄ／Ａ変換回路の出力■。に演
算増幅回路２の持つオフセッｌ−電圧■。ＦＦは現われ
ない。また、時刻ｔ１〜ｔ３間で得られる出力電圧に対
して時刻ｔ、〜ｔ５間で得られる出力電圧Ｖｏは反対の
極性の電圧となる。
要するに、本実施例のように一つの回路構成でもってデ
ィジタル入力の他にＤ／Ａ変換回路の制御信号を時刻ｔ
１〜ｔ３間のようにするか、ｔ。
ィジタル入力の他にＤ／Ａ変換回路の制御信号を時刻ｔ
１〜ｔ３間のようにするか、ｔ。
〜ｔ５間のようにするかを選択してやることにより、正
・負両極性の出力電圧ｖｏを持つＤ／Ａ変換回路が実現
できる。
・負両極性の出力電圧ｖｏを持つＤ／Ａ変換回路が実現
できる。
以上説明したように、本発明のＤ／Ａ変換回路は、演算
増幅回路の反転入力端子に一方の電極を接続する二つの
容量素子を設け、これに演算増幅回路のオフセット電圧
に比例しな電荷を蓄えておき、出力に加わる演算増幅回
路のオフセット電圧をキャンセルさせることにより、ゼ
ロスケールオフセットおよびフルスケールオフセット並
びに絶対誤差を小さくすることができるという効果があ
る。
増幅回路の反転入力端子に一方の電極を接続する二つの
容量素子を設け、これに演算増幅回路のオフセット電圧
に比例しな電荷を蓄えておき、出力に加わる演算増幅回
路のオフセット電圧をキャンセルさせることにより、ゼ
ロスケールオフセットおよびフルスケールオフセット並
びに絶対誤差を小さくすることができるという効果があ
る。
第１図は本発明の第一の実施例を示すＤ／Ａ変換回路図
、第２図は第１図に示す変換回路の動作を説明するため
のスイッチのタイミング図、第３図は本発明の第二の実
施例を説明すための変換回路スイッチのタイミング図、
第４図は従来の一例を示すＤ／Ａ変換回路図、第５図は
第４図に示す変換回路の動作を説明するためのスイッチ
のタイミング図である。 ］、・・・Ｄ／Ａ変換部、２・・・演算増幅回路、３・
・・第一のスイッチ、４・・・第二のスイッチ、５，６
・・・基準電圧供給端子、７・・・出力端子、０１〜Ｃ
４゜ＣＡ、ＣＢ・・・容量素子、Ｓ１〜Ｓ７．Ｓ８・・
・スイッチ素子。
、第２図は第１図に示す変換回路の動作を説明するため
のスイッチのタイミング図、第３図は本発明の第二の実
施例を説明すための変換回路スイッチのタイミング図、
第４図は従来の一例を示すＤ／Ａ変換回路図、第５図は
第４図に示す変換回路の動作を説明するためのスイッチ
のタイミング図である。 ］、・・・Ｄ／Ａ変換部、２・・・演算増幅回路、３・
・・第一のスイッチ、４・・・第二のスイッチ、５，６
・・・基準電圧供給端子、７・・・出力端子、０１〜Ｃ
４゜ＣＡ、ＣＢ・・・容量素子、Ｓ１〜Ｓ７．Ｓ８・・
・スイッチ素子。
Claims (1)
- 一方の電極が共通に接続され且つそれらの容量値が重み
付けされている（ビット数＋１）個の容量素子と各ビッ
ト対応の容量素子において共通に接続されていない他方
の電極側に各々設けられディジタル入力信号により各々
の電極を第一の基準電位および第二の基準電位のいずれ
かに接続するスイッチ群とを有し且つ残る一つの容量素
子の他方の電極を前記第二の基準電位に接続してなる電
荷分配型のＤ／Ａ変換部と、非反転入力端子が接地電位
に接続された演算増幅回路と、前記演算増幅回路の反転
入力端子に一方の電極がそれぞれ接続された第一および
第二の容量素子と、前記第一の容量素子の他方の電極に
接続され且つ接地電位と前記演算増幅回路の出力とに切
り替える第一のスイッチと、前記第二の容量素子の他方
の電極に接続され且つ接地電位と前記Ｄ／Ａ変換部の出
力とに切り替える第二のスイッチとを備えたことを特徴
とするＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34285389A JPH03204231A (ja) | 1989-12-29 | 1989-12-29 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34285389A JPH03204231A (ja) | 1989-12-29 | 1989-12-29 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204231A true JPH03204231A (ja) | 1991-09-05 |
Family
ID=18357004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34285389A Pending JPH03204231A (ja) | 1989-12-29 | 1989-12-29 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074706A (ja) * | 2005-09-08 | 2007-03-22 | Marvell World Trade Ltd | 容量性デジタル／アナログおよびアナログ／デジタルコンバータ |
-
1989
- 1989-12-29 JP JP34285389A patent/JPH03204231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074706A (ja) * | 2005-09-08 | 2007-03-22 | Marvell World Trade Ltd | 容量性デジタル／アナログおよびアナログ／デジタルコンバータ |
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