JPH0320558U - - Google Patents
Info
- Publication number
- JPH0320558U JPH0320558U JP8081089U JP8081089U JPH0320558U JP H0320558 U JPH0320558 U JP H0320558U JP 8081089 U JP8081089 U JP 8081089U JP 8081089 U JP8081089 U JP 8081089U JP H0320558 U JPH0320558 U JP H0320558U
- Authority
- JP
- Japan
- Prior art keywords
- bit rate
- circuit
- latch circuits
- bits
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
第1図はこの考案に係るデイジタル信号分離回
路の一実施例を示すブロツク構成図、第2図は第
1図の各部のタイミングチヤート、第3図は従来
のデイジタル信号分離回路を示すブロツク構成図
である。 14……nビツトのシフトレジスタ、15……
シフト信号、16……カウンタ、17,18およ
び19……f0/m×nクロツク、20,21お
よび22……ラツチ回路、23,24および25
……情報信号、26,27および28……P/S
回路。
路の一実施例を示すブロツク構成図、第2図は第
1図の各部のタイミングチヤート、第3図は従来
のデイジタル信号分離回路を示すブロツク構成図
である。 14……nビツトのシフトレジスタ、15……
シフト信号、16……カウンタ、17,18およ
び19……f0/m×nクロツク、20,21お
よび22……ラツチ回路、23,24および25
……情報信号、26,27および28……P/S
回路。
Claims (1)
- 連続したnビツトを情報単位として直列にm個
多重されたビツトレートf0のデイジタル信号を
nビツト単位にm本に分離するデイジタル信号分
離回路において、ビツトレートf0の入力信号を
nビツトシフトするシフトレジスタと、このシフ
トレジスタの出力をf0/m×nの周波数で固定
するn本分のm個のラツチ回路と、このラツチ回
路のn本の出力をビツトレートf0/mの直列信
号に多重するm個の並列−直列変換回路と、ラツ
チ回路に渡すf0/m×nのm本のクロツクを目
的の位相に生成するカウンタ回路とを備えたこと
を特徴とするデイジタル信号分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081089U JPH0320558U (ja) | 1989-07-11 | 1989-07-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081089U JPH0320558U (ja) | 1989-07-11 | 1989-07-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0320558U true JPH0320558U (ja) | 1991-02-28 |
Family
ID=31626192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8081089U Pending JPH0320558U (ja) | 1989-07-11 | 1989-07-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0320558U (ja) |
-
1989
- 1989-07-11 JP JP8081089U patent/JPH0320558U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0235303A4 (en) | System for adjusting clock phase. | |
| JPH0320558U (ja) | ||
| JPS61191657U (ja) | ||
| JPH052016B2 (ja) | ||
| JP2754566B2 (ja) | スタフ同期方式 | |
| JPH0221941U (ja) | ||
| JPH028248U (ja) | ||
| JPH0394700U (ja) | ||
| JPH01147441U (ja) | ||
| JPS6413826U (ja) | ||
| JP2559791Y2 (ja) | クロック発生回路 | |
| JPH0681133B2 (ja) | クロツク非同期デ−タ検出方式 | |
| JPH0227826A (ja) | フレーム構成分解用集積回路 | |
| JPH01124729U (ja) | ||
| JPS62129841U (ja) | ||
| JPS6264048U (ja) | ||
| JPH0221942U (ja) | ||
| JPS58139753U (ja) | 同期保護回路 | |
| JPS62138379U (ja) | ||
| JPH02120933U (ja) | ||
| JPS58164336U (ja) | パルス列変換回路 | |
| JPS63118647U (ja) | ||
| JPS6286740U (ja) | ||
| JPH0238838U (ja) | ||
| JPH0268584U (ja) |